一、概述

Synopsys（新思科技）是全球最大的电子设计自动化（EDA）软件供应商之一，其产品线覆盖了集成电路从前端设计、逻辑综合、仿真验证、布局布线、物理验证、寄生参数提取、静态时序与功耗分析，到测试设计（DFT）、IP集成、先进封装（2.5D/3D/Chiplet）以及半导体器件级（TCAD）建模仿真的完整流程。本文档基于用户提供的工具清单，对各工具的名称、定位、功能特点、典型启动命令、输入输出数据格式及行业对标产品进行系统化梳理，旨在为芯片设计与验证团队提供一份结构清晰、内容详细的工具体系参考资料。

全文按照芯片设计与验证的典型流程及工具功能属性，将上述工具划分为十个类别。每一类下的工具均给出定位说明、对标产品（如有）、启动命令示例、输入/输出数据格式以及详细功能描述；文末附有汇总表格，便于读者快速查阅与横向比较。需要说明的是，文中给出的启动命令为各工具典型的命令行调用方式，实际命令名、参数及可执行文件路径可能因许可证配置、版本及现场部署环境而略有差异，使用时请以实际安装环境中的文档为准。

二、系统级与先进封装设计

随着摩尔定律放缓，2.5D/3D封装与Chiplet（芯粒）异构集成已成为延续算力提升的重要技术路径。该类工具主要解决多芯片/多层堆叠系统在热、电、机械应力等多物理场耦合下的设计与分析问题。

3DIC Compiler  （业内通常简称"3DIC"或"3DIC Compiler"，原文缩写"3dic"非业内标准称呼）

定位：面向2.5D、3D封装与Chiplet系统的设计与分析平台。

对标/关联：在先进封装领域对标Cadence Integrity 3D-IC等系统级封装设计平台。

启动命令：3dic_compiler -gui   （或批处理：3dic_compiler -batch -file run.tcl）

输入格式：LEF/DEF、GDSII/OASIS（die/interposer版图）、Bump/TSV坐标表、热边界条件文件、电源/封装网表（Verilog/Spice）

输出格式：3D系统级版图（GDSII/OASIS）、寄生网络（SPEF）、热/应力分析报告（.rpt）、互连寄生模型

说明：支持多芯片（die）、中介层（interposer）、基板（substrate）的协同设计与布局规划，集成了互连建模、热仿真、应力仿真、电源完整性/信号完整性分析能力，帮助设计团队在芯粒（Chiplet）异构集成场景下完成跨芯片的物理实现、寄生提取与多物理场联合分析，是Synopsys面向先进封装（Advanced Packaging）战略的核心平台。

三、定制模拟IC设计与版图工具

该类工具面向全定制（Full-Custom）模拟、混合信号及存储器电路的原理图绘制、版图设计、PCell开发与仿真配置，是模拟IC设计流程的核心生产力工具。

Custom Compiler

定位：模拟/定制IC设计平台，提供原理图（Schematic）与版图（Layout）编辑环境。

对标/关联：对标Cadence Virtuoso，是Synopsys在全定制模拟设计领域的旗舰产品。

启动命令：custom_compiler -gui  或  cc -lib <libpath> -cell <cellname>

输入格式：工艺PDK、原理图数据库（OpenAccess/OA）、PCell定义、SPICE模型（.lib/.scs）

输出格式：版图（GDSII/OASIS）、原理图Netlist（SPICE/Verilog-A）、约束文件（.constraints）

说明：提供从原理图输入、版图绘制、约束辅助版图设计（Constraint Assisted Layout，而非数字后端严格意义上的Constraint Driven Layout）到电气规则检查的一体化环境。其版图约束能力具体体现为匹配约束（Matching Constraint，确保差分/对称器件电气特性一致）、对称约束（Symmetry Constraint，约束版图几何对称性）及相对位置约束（Relative Placement，约束器件间的相对摆放关系）等模拟版图特有的约束类型，与数字后端基于时序驱动的Constraint Driven Layout在方法论上并不相同。该平台支持与PrimeWave、StarRC、HSPICE/PrimeSim、IC Validator等工具的无缝集成，广泛用于模拟、射频、存储器及数模混合电路的全定制设计。

WaveView  （原名Custom WaveView/custom_wv，新版本通常直接称为"WaveView"，常与PrimeWave联动使用，即"PrimeWave + WaveView"）

定位：电路仿真波形查看与分析工具。

启动命令：customwv  或  cwv -d <result.tr0/.fsdb>

输入格式：.tr0/.ac0/.sw0（HSPICE）、.fsdb（FineSim/PrimeSim）、.psf（通用波形格式）

输出格式：波形显示（屏幕）、测量报告（.txt/.csv）、标注图导出（.png/.pdf）

说明：用于查看、测量、标注和后处理SPICE类仿真器（HSPICE/FineSim/PrimeSim）产生的波形数据，支持多波形叠加对比、参数化测量（如延时、增益、相位裕度等）以及与仿真环境的联动调试，是模拟电路仿真结果分析的标准可视化工具。需要说明的是，"Custom WaveView"为历史品牌名称，目前Synopsys官方资料中已逐步弱化该品牌单独称呼，多以"WaveView"指代，并强调其与PrimeWave联动使用（即"PrimeWave + WaveView"组合），而非作为完全独立的产品对外宣传。

PrimeWave

定位：模拟/混合信号仿真环境管理工具，核心定位是仿真任务、Corner与统计分析的管理平台，而非单纯的波形查看器。

对标/关联：功能上类似Cadence的Virtuoso ADE Explorer/ADE Assembler。

启动命令：primewave -cell <cellname> -lib <libname>

输入格式：原理图Netlist（来自Custom Compiler）、仿真器配置（HSPICE/FineSim/PrimeSim选项）、激励文件、工艺角（Corner）定义

输出格式：仿真配置文件（.cir/.scs）、仿真结果数据集（.tr0/.fsdb）、Corner/Monte Carlo统计结果报告

说明：PrimeWave的核心能力在于测试台（Testbench）搭建与仿真任务管理，其最常用的功能模块包括：Corner（PVT工艺角批量管理与扫描）、Monte Carlo（蒙特卡洛统计仿真，用于良率预测）、Sweep（参数扫描分析）、Optimization（电路参数自动优化）以及Yield Analysis（基于统计仿真结果的良率分析）。设计者可设置仿真分析类型（DC/AC/瞬态/噪声等），并支持调用HSPICE、FineSim、PrimeSim等多种仿真引擎；波形查看（通常借助Custom WaveView联动）只是其附带能力之一，而非主要功能。它是连接版图设计与电路仿真验证的关键环节工具。

PyCell Studio  （pycellstudio）

定位：基于Python的PCell（参数化单元）制作工具。

启动命令：pycellstudio -pdk <pdkpath>

输入格式：Python PCell脚本（.py）、工艺规则文件（PDK Design Rule）

输出格式：参数化版图单元（PCell View，OpenAccess数据库）

说明：用于开发和维护版图中的参数化单元（Parameterized Cell），设计者可通过Python脚本定义器件的几何参数化规则，使版图单元能够根据工艺规则与电气参数自动生成，提升版图复用效率，常用于工艺PDK（Process Design Kit）的开发与维护。

ICWB EV  （icwbev，IC WorkBench EV）

定位：版图与设计数据浏览、编辑、分析平台（不应简单理解为单纯的Layout Editor，如Cadence Virtuoso Layout）。

启动命令：icwbev -lib <libname> -cell <cellname>

输入格式：版图数据库（OpenAccess/Milkyway）、寄生网络（SPEF，用于Cross-Probing）、时序报告（用于跨工具关联分析）

输出格式：编辑后的版图视图（OA/GDSII）、跨工具关联（Cross-Probing）分析视图

说明：IC WorkBench（ICWB）不仅提供版图图形化编辑能力，更是Custom Compiler体系下集版图查看、编辑、设计数据分析为一体的平台，支持与StarRC寄生提取结果、PrimeTime时序报告等下游签核数据进行Cross-Probing（交叉关联定位），便于工程师在版图视图中直接定位寄生热点或时序关键路径所在位置，是连接版图设计与后端签核分析的重要桥梁工具，而非单纯意义上的版图编辑器。

Milkyway  （milkway）

定位：Synopsys传统物理设计数据库（Physical Design Database），用于存储Cell、Layout、Techfile、Block等物理设计数据；本质是一种数据库/数据格式，而非独立的应用软件。

启动命令：milkyway -tcl init_design.tcl  （通过ICC/StarRC/ICV等工具内嵌命令访问MW Library，而非作为独立程序单独启动）

输入格式：GDSII/LEF/DEF（导入）

输出格式：Milkyway库（.mw目录数据库），供ICC/ICC2/StarRC/IC Validator等工具读取

说明：Milkyway是Synopsys传统的物理设计数据库（Physical Design Database），用于存储Cell（单元）、Layout（版图）、Techfile（工艺技术文件）、Block（设计模块）等物理设计数据，在布局布线、寄生提取、物理验证等工具间存储与交换数据，主要应用于IC Compiler（ICC）一代工具流程；ICC、ICC2、StarRC、IC Validator等多种工具都会访问MW Library，因此更准确地说，Milkyway是一种数据库/库格式，而非一款独立运行的"数据格式管理软件"。需要注意的是，在新一代IC Compiler II（ICC2）与Fusion Compiler流程中，Synopsys已采用全新的NDM（New Data Model）数据库格式取代Milkyway，因此Milkyway目前主要见于存量/旧版设计流程，而非当前主流后端流程的默认数据格式；不过NDM内部仍保留对Milkyway Library的导入与兼容转换能力，这也是许多28nm等成熟节点的存量项目仍在沿用Milkyway Library、并能顺利迁移至ICC2/FC流程的原因。

四、电路仿真与数字/混合信号验证

4.1 模拟与混合信号仿真器

该子类工具覆盖从晶体管级SPICE仿真到大规模数字/混合信号FastSPICE仿真的完整仿真引擎体系，是模拟及混合信号电路功能与性能验证的核心。

PrimeSim HSPICE  （原HSPICE，现已归入PrimeSim产品家族）

定位：模拟电路仿真工具，提供高精度SPICE级电路仿真能力。

对标/关联：对标Cadence Virtuoso体系下的Spectre仿真器。

启动命令：hspice -i deck.sp -o result  （命令行可执行文件名仍沿用hspice，品牌已更名为PrimeSim HSPICE）

输入格式：SPICE网表（.sp/.cir）、工艺模型文件（.lib/.mod）

输出格式：波形数据（.tr0/.ac0/.sw0）、测量结果（.mt0）、日志（.lis）

说明：作为业界历史最悠久、精度公认最高的SPICE仿真器之一，HSPICE广泛用于模拟、射频、存储器及标准单元的精确电气特性仿真，支持直流、交流、瞬态、噪声、可靠性（如老化）等多种分析类型，常作为芯片签核（Sign-off）级仿真的金标准。需要说明的是，Synopsys已将HSPICE品牌统一纳入PrimeSim产品家族，现行官方命名为"PrimeSim HSPICE"，与PrimeSim XA、PrimeSim Pro/Continuum共同构成统一的仿真平台，但命令行可执行文件名通常仍保留为hspice以兼容存量脚本。

FineSim  （finesim）

定位：高速模拟/SPICE仿真器，仿真速度较快。

对标/关联：更接近Cadence的Spectre APS（FastSPICE定位），而非大规模并行仿真器Spectre X：HSPICE对应Accuracy（精度）定位，FineSim/PrimeSim XA对应FastSPICE/大规模FastSPICE定位，Spectre APS对应FastSPICE，Spectre X对应Massive Parallel（大规模并行）定位，二者在Cadence产品矩阵中并非同一档位。

启动命令：finesim -spice deck.sp -o result   （并行：finesim -mt 8 ...）

输入格式：SPICE网表（.sp/.cir）、工艺模型（.lib）

输出格式：波形数据（.fsdb/.tr0）、测量报告（.mt0）

说明：面向大规模电路（如存储器宏单元、SoC级模拟电路）的快速仿真需求，FineSim通过并行计算与电路分割技术大幅提升仿真速度，同时保持接近SPICE级别的精度，常用于大容量存储器、电源管理电路等仿真规模较大的场景。需要说明的是，"FineSim"作为独立品牌目前已逐步被统一的PrimeSim品牌（PrimeSim XA、PrimeSim Pro、PrimeSim Continuum等）取代，FineSim的技术能力已融入PrimeSim产品体系；FineSim已停止作为独立产品路线单独推广，新客户在采购时基本直接面向PrimeSim品牌，FineSim名称目前主要见于存量授权与历史项目脚本中。

PrimeSim

定位：电路仿真平台，整合了HSPICE与FineSim的能力。

启动命令：primesim -hspice deck.sp   /   primesim -xa deck.sp

输入格式：SPICE网表（.sp）、工艺模型库

输出格式：波形（.fsdb）、测量结果（.mt0）、性能/收敛报告

说明：PrimeSim是Synopsys新一代统一仿真平台，融合HSPICE的高精度与FineSim的高速并行特性，提供PrimeSim HSPICE、PrimeSim XA、PrimeSim Pro/Continuum等多个产品形态，覆盖从精确签核仿真到超大规模FastSPICE仿真的全场景需求，是Synopsys模拟仿真技术路线的整合方向。

PrimeSim XA  （原XA，现已纳入PrimeSim品牌统一命名）

定位：FastSPICE仿真工具。

启动命令：xa -spice deck.sp -o result

输入格式：大规模SPICE网表（.sp）、工艺模型库

输出格式：波形数据（.fsdb）、仿真摘要报告

说明：主要用于大规模数字电路与混合信号电路的仿真，通过事件驱动与电路简化等FastSPICE技术，在牺牲少量精度的前提下大幅提升仿真容量与速度，适合SoC级全芯片仿真、存储器阵列仿真等超大规模验证场景，现已纳入PrimeSim产品体系（PrimeSim XA）。

4.2 数字逻辑仿真与调试

该子类工具构成了数字IC功能验证的核心仿真与调试平台，VCS系列是业界主流的数字仿真器之一。

VCS  Verilog Compiled Simulator

定位：Verilog/SystemVerilog编译型仿真器。

启动命令：vcs -sverilog -full64 top.v -o simv && ./simv

输入格式：Verilog/SystemVerilog/UVM源码（.v/.sv）

输出格式：可执行仿真镜像（simv）、波形（.fsdb/.vpd）、日志（.log）、覆盖率数据库（.vdb）

说明：VCS是业界广泛使用的高性能数字逻辑仿真器，支持Verilog、SystemVerilog及UVM验证方法学，通过编译执行方式实现高仿真性能，广泛应用于RTL功能验证、门级仿真及回归测试，是数字验证流程的核心引擎。

VCS MX  （vcs_mx）

定位：VCS的多语言与混合信号增强版本。

启动命令：vcs -ms -full64 top.v top.vhd -o simv

输入格式：Verilog/VHDL/SystemC混合语言源码，模拟电路网表（用于联合仿真）

输出格式：混合信号仿真可执行体（simv）、联合仿真波形（.fsdb）

说明：在VCS基础上增加了对VHDL、SystemC等多种语言的支持，并具备混合信号仿真能力，可联合数字仿真内核与模拟仿真引擎（如PrimeSim/HSPICE）对数模混合电路进行联合仿真，适用于包含模拟IP的复杂SoC验证。

DVE

定位：VCS对应的可视化图形调试软件。

启动命令：dve -vpd vcdplus.vpd  或  dve -full64 -gui

输入格式：波形数据库（.vpd）、仿真日志

输出格式：图形化波形/调试界面（屏幕显示）

说明：提供波形查看、源代码关联调试、信号追踪等图形化调试能力，配合VCS仿真结果进行问题定位，是VCS仿真流程中传统的调试前端工具（目前其功能逐步被Verdi所取代和增强）。

Verdi

定位：自动化调试系统，是Verdi SoC调试平台的核心。

对标/关联：Verdi产品线源自Novas Software，Synopsys于2012年收购Novas后将其整合为自身调试平台的核心产品。

启动命令：verdi -ssf novas.fsdb  或  verdi -sv top.v

输入格式：波形数据库（.fsdb）、设计源码（.v/.sv）、覆盖率数据（.vdb）、UPF文件

输出格式：图形化调试界面、根因分析报告、覆盖率分析报告

说明：为设计与验证全流程提供统一、全面的调试能力，涵盖波形分析、源代码调试、覆盖率分析、UPF低功耗调试、事务级（Transaction）调试及根因自动分析（Root Cause Analysis）等功能，已成为业界事实标准的数字调试平台，可与VCS及第三方仿真器协同工作。Verdi目前已发展为一系列子应用的集合，常用模块包括：Verdi Protocol Analyzer（协议级事务分析，配合VIP使用）、Verdi Coverage（覆盖率分析与可视化）、Verdi UPF Debug（低功耗结构调试）、Verdi Power Debug（功耗相关调试分析）等，企业中很多客户实际同时使用其中多个子应用而非仅基础波形调试功能。Verdi最初由Novas Software开发（前身产品包括Debussy等），2012年Synopsys收购Novas后，将其整合进自身验证产品线，逐步取代了DVE在调试领域的主导地位。

Euclide

定位：面向VCS、Verdi环境的代码辅助与一致性检查工具。

启动命令：euclide -src ./rtl -tb ./tb

输入格式：SystemVerilog/UVM源码（设计+测试平台）

输出格式：代码一致性/质量检查报告，IDE内联提示

说明：在SystemVerilog与UVM验证方法学的开发过程中，帮助识别复杂的设计与测试平台（Testbench）一致性问题，提供代码补全、静态检查等辅助能力，从而更早发现错误、优化设计与验证流程中的代码质量。

Identify

定位：FPGA在线调试工具。

启动命令：identify -gui  或  identify_instrumentor -batch script.tcl

输入格式：FPGA综合后网表/RTL源码，调试探针配置

输出格式：插入调试探针后的FPGA比特流（.bit）、在线信号捕获数据

说明：用于FPGA原型验证阶段的在线信号探测与调试，可在不大幅改变FPGA实现的前提下插入调试探针，捕获并回放内部信号，帮助定位FPGA原型验证中发现的功能性问题。

VC Execution Manager  （vc_exe_man）

定位：验证执行管理工具。

启动命令：vcem -gui  或  vcem submit -f regress.list

输入格式：回归测试列表（.list/.f）、仿真脚本配置

输出格式：回归执行报告、覆盖率汇总数据库、进度仪表盘

说明：用于管理大规模设计验证过程中的编译、回归测试执行、数据收集、报告生成与进度跟踪，帮助验证团队对海量回归任务进行资源调度与结果归档，是验证流程自动化与可视化管理的基础设施。

MVTools  （mvtools）

定位：低功耗验证工具。

启动命令：mvtools -upf design.upf -netlist design.v

输入格式：UPF低功耗描述文件、门级网表（Verilog）

输出格式：低功耗结构验证报告（违例列表）

说明：用于验证低功耗设计中多电压域（Multi-Voltage）、电源开关、电平转换器（Level Shifter）等结构的功能正确性，确保低功耗意图（如UPF描述的电源管理策略）在数字仿真（通常配合VCS等数字仿真器）验证中得到正确实现，是低功耗SoC设计中不可或缺的验证环节工具。

VIP  VC Verification IP

定位：验证IP（VIP）库。

启动命令：在VCS/UVM环境中以include方式调用，如：+incdir+$VIP_HOME/AMBA/AXI

输入格式：协议配置文件、UVM环境实例化代码

输出格式：协议级事务（Transaction）日志、协议合规性检查报告

说明：VC验证IP让验证工程师能够基于业内最新的协议、接口与存储器标准对SoC设计进行验证，覆盖USB、PCIe、DDR、AXI等主流总线与接口协议，可与VCS、Verdi等工具配合，加速协议级验证的搭建与执行。

五、逻辑综合与数字布局布线

该类工具构成数字IC从RTL到GDSII物理实现（俗称"后端"）的核心流程，涵盖逻辑综合、布局布线及AI辅助设计空间优化。

Design Compiler  （DC）

定位：逻辑综合工具，将RTL代码转换为门级网表。

启动命令：dc_shell -f script.tcl   或  design_vision -gui

输入格式：RTL（Verilog/VHDL）、标准单元库（.db）、设计约束（SDC）

输出格式：门级网表（Verilog netlist）、综合后约束（SDC）、面积/时序/功耗报告

说明：Design Compiler是业界历史最悠久、应用最广泛的逻辑综合工具，依据时序、面积、功耗等约束将RTL描述映射为目标工艺下的门级网表，是数字IC从前端设计迈向物理实现的关键转换工具，长期作为综合工具的事实标准。

Fusion Compiler  （FC）

定位：集成综合与布局布线于一体的RTL-to-GDS平台。

启动命令：fc_shell -f script.tcl

输入格式：RTL、标准单元库（.db）、物理库（LEF/.lib）、SDC约束

输出格式：GDSII/OASIS版图、最终网表、SPEF寄生文件、签核报告

说明：Fusion Compiler基于统一编译器架构（Unified Compiler Architecture, UCA）与单一数据模型（Single Data Model），将逻辑综合（Logic Synthesis）、物理综合（Physical Synthesis）与布局布线（Place & Route）等环节深度融合于单一工具内，而非简单地将传统综合工具与布局布线工具拼接，从而消除了数据交接损耗，并支持跨环节的并发优化（Concurrent Optimization，即在综合阶段即可感知物理实现的反馈，反之亦然），显著提升时序收敛效率与设计质量，是Synopsys新一代数字实现旗舰平台。UCA、单一数据模型与并发优化是Synopsys官方宣传Fusion Compiler相较传统DC+ICC2分离式流程的最大卖点所在。需要说明的是，严格意义上"RTL到GDS"是对其能力的概括性描述而非完全精确：完整的RTL到GDS签核流程仍依赖标准单元库（Library Compiler/SiliconSmart）、寄生提取（StarRC）、时序签核（PrimeTime）及物理验证（IC Validator）等工具协同完成，Fusion Compiler承担的是其中综合与物理实现的核心环节。

IC Compiler  （ICC，Legacy Product，已被ICC2取代）

定位：布局布线工具（历史产品）。

对标/关联：已被IC Compiler II（ICC2）全面取代，目前仅用于维护使用Milkyway数据库的存量旧项目，新项目不再选用ICC。

启动命令：icc_shell -f script.tcl

输入格式：门级网表、Milkyway物理库、SDC约束

输出格式：布局布线后版图（Milkyway/GDSII）、寄生网络、时序报告

说明：传统的数字物理实现工具，负责将门级网表进行布局（Placement）、时钟树综合（CTS）与布线（Routing），并完成时序、功耗、信号完整性等方面的优化，是ICC2之前一代的主流布局布线平台。需要说明的是，ICC目前已属于Legacy（历史遗留）产品：自IC Compiler II（ICC2）发布后，Synopsys已不再面向新项目主推ICC，存在的价值主要是维护早期基于Milkyway数据库搭建、尚未迁移至ICC2/Fusion Compiler的存量项目。本文档之所以保留对ICC的介绍，是为了帮助读者理解这一历史脉络，便于在接触老项目代码或文档时知道该工具的定位。

IC Compiler II  （ICC2）

定位：新一代数字后端实现平台，涵盖布局（Placement）、时钟树综合（CTS）、布线（Routing）及多种物理优化（Optimization）能力，而非单一意义上的"布局布线工具"。

启动命令：icc2_shell -f script.tcl

输入格式：门级网表、物理库（LEF/.lib/NDM）、SDC约束

输出格式：GDSII/OASIS版图、SPEF寄生文件、签核级时序/功耗报告

说明：在ICC基础上重构的新一代物理实现平台，采用更先进的数据模型（NDM）与并行计算架构，覆盖从布局规划、时钟树综合、布线到时序/功耗/信号完整性多目标物理优化的完整后端实现流程，在大规模、低功耗、多电压域设计场景下具备更强能力，常与IC Validator、StarRC高度集成形成完整的后端签核闭环。

DSO.ai  （dsoai）Design Space Optimization AI

定位：AI驱动的芯片设计参数自动优化工具。

启动命令：dso_ai -f setup.tcl  （集成于Fusion Compiler/ICC2运行环境内调度）

输入格式：综合/布局布线脚本与参数空间定义、PPA优化目标

输出格式：自动探索后的最优参数配置方案、PPA对比报告

说明：利用强化学习等AI技术自动探索综合、布局布线等环节中庞大的设计空间与参数组合，自动寻找更优的PPA（性能-功耗-面积）配置，减少工程师手动调参的工作量与试错成本，是Synopsys在AI辅助芯片设计（AI-driven EDA）方向的代表性产品。

Library Compiler  （libcompiler）

定位：标准单元库编译工具。

启动命令：lc_shell -f compile.tcl

输入格式：时序/功耗模型文件（.lib文本格式）

输出格式：二进制单元库数据库（.db），供DC/PrimeTime使用

说明：将标准单元库的.lib时序/功耗模型文件编译为Design Compiler等综合工具可直接使用的.db二进制数据库格式，是连接单元库表征结果与逻辑综合工具之间的必要数据转换环节。需要说明编译的意义：.lib是人类可读的文本格式，体积大、解析慢，但通用性强，许多第三方EDA工具（如部分仿真器、第三方综合/STA工具）仍直接读取.lib文本；.db是Synopsys自有的二进制压缩格式，加载速度快、占用内存小，主要供Design Compiler、PrimeTime等Synopsys自家工具使用。也就是说，Library Compiler编译.db并不是要"淘汰".lib，而是让Synopsys工具链获得更高的加载与运行效率，.lib文本格式本身仍会保留，供跨厂商工具或人工查阅使用。

六、静态时序与功耗分析

时序收敛与功耗优化是数字IC设计签核（Sign-off）前必须完成的关键分析环节，该类工具提供从晶体管级到门级的多层次静态时序分析（STA）及功耗分析能力。

PrimeTime  （PT）

定位：门级静态时序分析（STA）工具，并通过PrimeTime SI（Signal Integrity）模块提供串扰与噪声分析能力。

启动命令：pt_shell -f sta.tcl  （启用SI分析：pt_shell -f sta_si.tcl，需license激活PrimeTime SI）

输入格式：门级网表（Verilog）、单元库（.db）、SDC约束、SPEF寄生文件

输出格式：时序违例报告（.rpt）、时序签核数据库、ECO修复建议、串扰/噪声分析报告（SI模式下）

说明：PrimeTime是业界事实标准的门级静态时序签核工具，基于约束（SDC）对设计的建立时间、保持时间、时钟域交互等时序路径进行全面分析，支持多模式多工艺角（MMMC）分析。在基础STA能力之上，PrimeTime SI（Signal Integrity）模块进一步提供串扰（Crosstalk）延时/功能噪声分析及OCV/AOCV/POCV等可变性建模能力，是先进工艺节点下信号完整性问题日益突出背景下不可或缺的扩展能力，二者共同构成数字IC物理实现完成后时序签核的核心工具链。需要说明的是，"PrimeTime"在当前Synopsys产品体系下实际是一整套家族产品的统称，主要包括：PrimeTime（基础门级STA）、PrimeTime SI（信号完整性/串扰噪声分析）、PrimeTime PX（功耗分析，即PrimePower的现行形态）、PrimeTime ECO（自动化时序/功耗修复，对应Tweaker能力）以及PrimeTime DMSA（Distributed Multi-Scenario Analysis，分布式多场景并行分析架构，用于加速海量工艺角/模式组合的签核分析）。多数EDA工程师日常所说的"跑PrimeTime"实际上调用的就是这一整套家族中的相应模块。

PrimePower  （PPower，现常以PrimeTime PX形式集成运行）

定位：功耗分析工具，依赖活动率数据进行动态/静态功耗精确评估，并支持无激励（Vectorless）功耗估算。

对标/关联：目前已逐步并入PrimeTime PX（PrimeTime Power eXplorer）统一流程，与PrimeTime共享同一时序/功耗分析内核与数据库，而非作为完全独立产品单独运行。

启动命令：pt_shell -f power.tcl  （即PrimeTime PX，在PrimeTime环境内通过read_saif/read_vcd/read_fsdb加载活动信息）

输入格式：门级网表、单元库（.db）、活动率文件（SAIF/VCD/FSDB）、SPEF；若无激励数据，可使用Vectorless模式基于约束估算开关活动

输出格式：动态/静态功耗报告（.rpt）、功耗热点分布图、Vectorless模式下的功耗上下界估算报告

说明：提供门级功耗分析能力，涵盖动态功耗与静态（漏电）功耗的精确评估。功耗分析的精度高度依赖于活动率（Activity）数据的质量，PrimePower支持读入SAIF、VCD或FSDB等多种格式的仿真活动信息进行精确分析；在缺乏完整测试向量仿真数据的早期设计阶段，还支持Vectorless（无激励）分析模式，基于时序约束与典型开关概率假设进行功耗估算。目前PrimePower已逐步以PrimeTime PX（PrimeTime Power eXplorer）的形式与PrimeTime共用统一分析内核运行，而非作为完全割裂的独立工具，帮助设计团队在签核阶段验证功耗预算是否达成，并定位功耗热点。

NanoTime  （nanotime）

定位：晶体管级静态时序分析（Tx-STA）签核工具。

对标/关联：与PrimeTime无缝集成，共同构成"门级+晶体管级"全芯片时序签核方案；注意不要与PrimeTime SI（PrimeTime串扰/噪声分析模块，仍属于门级STA）混淆。

启动命令：nanotime -f sta.tcl

输入格式：晶体管级网表（SPICE）、工艺模型、SDC约束

输出格式：晶体管级时序报告，关键路径延时分析

说明：NanoTime在晶体管级别对电路进行静态时序分析，精度可达到与HSPICE相差约±5%以内，常用于CPU数据通路、寄存器堆、嵌入式存储器及复杂模拟混合信号IP等定制电路的时序签核。它与PrimeTime无缝集成，支持生成可被门级时序分析直接调用的提取时序模型（ETM），从而实现门级与晶体管级混合设计的全芯片时序签核；需要特别说明的是，应将NanoTime与"PrimeTime SI"区分开：PrimeTime SI是PrimeTime门级STA基础上增加的串扰（Crosstalk）与噪声分析能力，本质仍是门级时序分析，并不具备晶体管级分析能力。

TCM  Timing Constraints Manager

定位：时序约束管理工具。

启动命令：tcm_shell -f check_sdc.tcl

输入格式：SDC约束文件、设计网表

输出格式：约束完整性/一致性检查报告，约束修订建议

说明：用于创建、检查、管理和验证时序约束（SDC）文件，专注于确保SDC约束的正确性、完整性与一致性，避免因约束缺失或冲突导致的时序签核风险，是时序收敛流程中约束质量保障的专用工具。

Tweaker  （tweaker）

定位：静态时序分析后的自动时序修复与优化工具。

启动命令：tweaker -f eco_fix.tcl  （通常在PrimeTime ECO流程中调用）

输入格式：PrimeTime时序违例报告、门级网表、单元库

输出格式：ECO修复网表（增量改动）、修复后时序验证报告

说明：在STA完成后，针对仍存在的时序违例（Timing Violation），自动进行ECO（Engineering Change Order）级别的时序修复，如插入缓冲器、单元替换、阈值电压调整等，减少工程师手动修复时序问题的工作量，加速时序收敛。

七、物理验证与寄生参数提取

该类工具用于在版图完成后验证设计规则与电气一致性，并提取版图寄生效应（电阻、电容）以支撑精确的时序与信号完整性分析。

IC Validator  （icvalidator）

定位：物理验证工具，用于验证DRC（设计规则检查）、LVS（版图与电路一致性检查）及DFM相关检查。

对标/关联：对标西门子（Mentor）Calibre物理验证套件，但并非仅对应Calibre DRC单一应用：IC Validator的DRC、LVS、DFM（良率优化）、Fill（金属填充）、Pattern Matching（图形匹配，用于热点检测）等能力，分别对应Calibre nmDRC、Calibre nmLVS、Calibre YieldEnhancer、Calibre Fill、Calibre Pattern Matching等不同模块，应视为套件级对标而非单点工具对标。

启动命令：icv -drc -i runset.drc  /  icv -lvs -i runset.lvs  /  icv -dfm -i runset.dfm

输入格式：GDSII/OASIS版图、设计规则文件（Runset）、参考网表（用于LVS）

输出格式：DRC违例数据库（.icv.rdb）、LVS比对报告（.lvs.rep）、DFM/Fill/Pattern Matching分析报告

说明：IC Validator提供高性能、高容量的物理验证能力，覆盖范围不仅限于传统DRC/LVS检查，还包括DFM（Design for Manufacturing，可制造性优化）分析、Fill（金属填充以满足密度规则）、Pattern Matching（基于图形库的制程热点/易失败图形检测）等先进工艺节点常用的物理签核能力。它能够与Fusion Compiler、ICC2高度集成，实现"签核即验证"的设计闭环，是数字与定制设计物理签核流程的核心工具。

IC Validator WorkBench  （ICVWB）

定位：图形化环境，配合IC Validator使用。

启动命令：icvwb -i result.icv.rdb

输入格式：IC Validator结果数据库（.rdb）、规则文件

输出格式：图形化违例标注视图（屏幕显示），调试用规则草稿

说明：为IC Validator提供可视化的规则调试、违例查看与结果分析界面，便于工程师交互式地排查DRC/LVS违例并进行规则文件的开发与调试。

StarRC  （starrc）

定位：寄生参数提取工具，覆盖RC寄生提取、电迁移（EM）合规性检查、多RC Corner提取及先进工艺节点（Advanced Node）专用提取算法。

对标/关联：对标西门子（Mentor）Calibre xRC与Cadence QRC。

启动命令：starrc -cmd extract.cmd  （多Corner提取：starrc -cmd extract.cmd -corner_list corners.txt）

输入格式：GDSII/OASIS版图、LVS网表、工艺寄生模型（ICT文件）、电迁移规则文件、多工艺角（RC Corner）定义

输出格式：寄生网络文件（SPEF/DSPF，可按Corner分别输出）、电迁移（EM）违例报告

说明：对版图进行RC寄生参数提取，生成精确的寄生网络模型（如SPEF），为静态时序分析（PrimeTime）、信号完整性分析及SPICE级仿真提供后仿真所需的寄生参数输入。除基础RC提取外，StarRC还提供电迁移（Electromigration，EM）合规性检查能力，可在提取寄生的同时评估互连线的电流密度可靠性；支持针对多个RC Corner（不同工艺偏差条件）批量提取以满足多角度签核需求；并针对先进工艺节点（如FinFET及更先进节点）的复杂三维互连结构提供专用的高精度提取算法，是数字与定制设计物理签核流程中精度要求极高的关键环节。

QuickCap

定位：3D寄生参数提取工具，提供高精度局部提取能力。

启动命令：quickcap -i layout.gds -tech tech.file

输入格式：局部版图结构（GDSII）、工艺三维结构定义文件

输出格式：高精度寄生电容/电阻提取结果（数值报告/SPEF）

说明：QuickCap是一款基于3D场求解器（Field Solver）的寄生参数提取工具，并非面向全芯片提取的通用工具，而是主要用于对关键单元、互连结构或特定局部版图进行高精度三维寄生电容/电阻建模，常作为StarRC等基于规则的全芯片提取工具的精度校准"黄金参考"，用于对寄生效应极为敏感的电路（如高速接口、存储器位线）的精确建模与校验。

R3D  （r3d）

定位：功率MOS管关键参数分析工具。

启动命令：r3d -i layout.gds -device power_mos.cfg

输入格式：功率器件版图（GDSII）、器件电气/热参数配置

输出格式：电迁移/导通电阻/温度分布分析报告

说明：面向功率器件（Power MOSFET）的版图级分析，评估电迁移（Electromigration）、导通电阻（Ron）、功耗及温度分布等关键指标，帮助功率器件设计在可靠性与电气性能之间取得平衡，常用于功率管理IC（PMIC）及车规/工业类电源芯片设计。

八、形式验证与静态分析

形式验证通过数学方法证明设计在不同抽象层级或不同修改前后的功能等价性，相较仿真验证能够提供更完备的覆盖保证；静态分析则在不运行仿真的前提下对RTL代码质量与约束完整性进行检查。

Formality

定位：形式验证工具，验证RTL与综合后网表的功能一致性。

启动命令：fm_shell -f verify.tcl

输入格式：参考设计（RTL）、实现设计（门级网表）

输出格式：等价性验证报告（Verified/Not Verified、不一致点列表）

说明：采用等价性检查（Equivalence Checking）技术，对比RTL与门级网表（或不同优化阶段的网表）在功能上是否完全一致。需要注意的是，形式验证证明的是"功能等价性"，而门级仿真验证的是"动态功能行为"，二者目的不同、互为补充：Formality无需仿真即可对综合、时钟树综合、ECO等改动的正确性提供数学级别的等价性保证，与动态门级仿真共同构成数字IC签核流程中更完备的功能一致性保障体系。

ESP  （历史产品，Legacy Tool）

定位：形式等价性验证工具（历史产品）。

对标/关联：已逐步被Formality和VC Formal取代，许多新入行工程师可能未曾接触过该工具。

启动命令：esp_shell -f verify.tcl

输入格式：原始版本与修改版本的网表/SPICE描述（定制宏单元、存储器等）

输出格式：等价性验证报告

说明：ESP历史上用于定制设计的整体功能验证，如嵌入式存储器、定制宏单元、标准单元及I/O单元库的等价性检查，弥补Formality在面向标准数字流程之外、针对全定制/混合信号模块验证场景下的能力。目前该产品已基本退出Synopsys主流推广路线，相关能力已被Formality及VC Formal的等价性检查应用所覆盖和取代，新项目通常不再选用ESP。

VC Formal

定位：Synopsys新一代形式验证平台（统一品牌），下设DPV/FCA/Connectivity/Sequential等多个子应用，专注于功能等价性与属性（Property）形式化证明。

启动命令：vcformal_shell -f analysis.tcl  （具体可执行文件名因版本而异，部分环境简写为vcf_shell）

输入格式：RTL/网表、属性（Assertion/SVA）描述、时钟域定义

输出格式：形式化验证报告（等价性结果、属性证明结果、CDC违例等）

说明：VC Formal是Synopsys的新一代形式验证平台，本身是若干子应用的统一品牌，常见子应用包括：①VC Formal DPV（Datapath Validation，专攻数据通路/算术电路的形式化验证）；②VC Formal FCA（Formal Coverage Analyzer，分析未被验证激励覆盖的功能死角，常配合仿真覆盖率收尾使用）；③VC Formal Connectivity（端到端连接性验证，常用于大规模SoC互联检查）；④VC Formal Sequential（通用时序属性的模型检验/Model Checking）。整套平台在不依赖测试激励的情况下对设计进行穷举式数学分析，帮助提前发现仿真难以覆盖的角落case缺陷。需要特别注意：VC Formal与下文的VC Static是Synopsys两条不同的产品线，二者常被混用或误写（如"vc_static"），但功能定位完全不同，不应混淆。

VC Static

定位：面向SoC的静态RTL检查平台，专注于无需仿真激励的结构性代码质量检查。

对标/关联：与VC Formal是两条不同产品线：VC Formal做形式化等价性/属性证明，VC Static做静态结构检查（Lint/CDC/RDC/FSM等），两者不应混淆。

启动命令：vc_static_shell -f check.tcl

输入格式：RTL源码（Verilog/VHDL）、时钟域定义、复位域定义、检查规则集

输出格式：Lint/CDC（时钟域交叉）/RDC（复位域交叉）/FSM等结构性检查报告

说明：VC Static覆盖RTL Lint代码规范检查、CDC（Clock Domain Crossing）时钟域交叉检查、RDC（Reset Domain Crossing）复位域交叉检查、FSM（有限状态机）死锁/不可达状态分析等静态结构性检查能力，与专注于数学化功能等价性证明的VC Formal属于互补但完全不同的产品线，部分功能与SpyGlass存在交叠竞争关系。

SpyGlass

定位：RTL静态分析平台，按命名子产品拆分为SpyGlass Lint、SpyGlass CDC、SpyGlass RDC、SpyGlass Constraints、SpyGlass DFT、SpyGlass LP（低功耗）等多个独立检查应用（Apps）。

启动命令：spyglass -batch -tcl run.tcl  或  spyglass -gui

输入格式：RTL源码（Verilog/VHDL）、SDC约束、规则方法集（Goal）

输出格式：Lint/CDC/RDC/LP/Constraints/DFT等多维度检查报告（.rpt/HTML）

说明：SpyGlass采用模块化的"Goal/App"架构，对RTL代码进行全面静态分析，对外通常以具体命名的子产品形式交付：①SpyGlass Lint——代码规范与编码风格检查；②SpyGlass CDC——时钟域交叉检查；③SpyGlass RDC——复位域交叉检查；④SpyGlass LP（Low Power）——RTL级功耗估算与低功耗结构检查；⑤SpyGlass Constraints——时序约束（SDC）完整性与合理性分析；⑥SpyGlass DFT——可测性设计就绪性检查。是RTL设计阶段质量把关的重要工具，常在综合之前介入设计流程以尽早发现问题，部分应用（如CDC/Lint）与VC Static存在功能交叠，两者在不同企业中按既有工具链习惯选用。

九、可测性设计（DFT）与测试

可测性设计工具用于在芯片中插入测试结构并生成测试向量，以保障芯片量产测试的故障覆盖率与良率。

TestMAX  （testmax，统一品牌，下设DFT/ATPG/Advisor/Diagnosis四大子产品）

定位：可测性设计（DFT）工具家族。

对标/关联：对标西门子（Mentor）Tessent与Cadence Modus Test Solution。

启动命令：testmax_dft -f insert_scan.tcl

输入格式：门级网表、DFT约束（扫描链/BIST配置）

输出格式：插入扫描链/BIST后的网表，DFT结构报告

说明：TestMAX并非单一工具，而是Synopsys统一的DFT产品品牌，下设四个子产品：①TestMAX DFT——提供扫描链插入（Scan Insertion）、内建自测试（BIST，包括存储器BIST与逻辑BIST）、压缩测试（Test Compression）等DFT结构插入能力；②TestMAX ATPG——自动测试向量生成（取代历史上独立的TetraMax产品）；③TestMAX Advisor——在设计早期对DFT可测性进行预评估与规划建议，帮助在RTL/综合阶段尽早发现可测性隐患；④TestMAX Diagnosis——面向量产测试失效芯片的故障定位与诊断分析。四者共同构成从DFT前期评估、结构插入、测试向量生成到量产失效诊断的完整可测性闭环，帮助芯片在量产测试阶段实现高故障覆盖率与可控的测试成本。

TetraMax  （tx，Legacy ATPG Tool，历史产品）

定位：自动测试激励产生（ATPG）工具（历史产品）。

对标/关联：已被新一代TestMAX体系（TestMAX DFT / TestMAX ATPG / TestMAX Diagnosis）取代，目前已非Synopsys主力推广产品。

启动命令：tmax -shell  或  tmax -f atpg.tcl

输入格式：带扫描结构的门级网表、故障模型定义

输出格式：测试向量（STIL/WGL/Verilog Testbench）、故障覆盖率报告

说明：TetraMax是Synopsys早期的高速、高性能自动测试图样生成（Automatic Test Pattern Generation）工具，依据电路结构自动生成能够检测制造缺陷（如固定型故障）的测试向量，历史上配合TestMAX插入的扫描结构完成DFT签核流程。简言之：TetraMax为早期ATPG工具，现已被TestMAX ATPG取代，目前仅用于维护存量旧项目，新项目通常直接选用TestMAX全套体系（TestMAX DFT/ATPG/Diagnosis）而非单独的TetraMax。

十、半导体器件仿真与光学设计

Sentaurus

定位：先进多维器件仿真器（TCAD）套件，并非单一程序，而是由多个组件协同构成。

启动命令：swb（Sentaurus Workbench，统一调度入口）  /  sprocess run.cmd  /  sdevice run.cmd  /  smesh run.cmd  /  svisual

输入格式：工艺/器件结构定义文件（.cmd）、网格文件

输出格式：器件电学/热学/光学特性曲线数据（.plt/.tdr）

说明：Sentaurus TCAD可对硅基及化合物半导体器件的电学、热学和光学特性进行多维（2D/3D）物理仿真，覆盖从工艺仿真到器件特性仿真的完整流程，广泛应用于先进工艺节点器件结构设计、功率器件、传感器及光电器件研发。该套件实际由多个组件构成：①Sentaurus Workbench（SWB）——项目管理与流程调度的统一图形化入口，串联以下各组件的调用；②SDE（Sentaurus Structure Editor）——器件/工艺结构与网格建模工具；③SProcess——工艺仿真引擎（离子注入、扩散、刻蚀、氧化等工艺步骤的数值仿真）；④SDevice——器件特性仿真引擎（电学/热学/光学特性求解核心）；⑤SMesh——网格生成与优化工具；⑥SVisual——仿真结果可视化与后处理工具。读者在实际使用中接触到的往往是其中某个具体组件，而非笼统意义上的"Sentaurus"单一程序。

CODE V  （codev）

定位：光学设计软件。

启动命令：codev -m macro.seq  （命令行批处理）

输入格式：光学系统结构定义（透镜参数、材料表）

输出格式：像差分析报告、公差分析报告、光学系统设计文件（.seq/.len）

说明：用于光学系统的设计、分析与优化，支持透镜系统建模、像差分析、公差分析等功能，广泛应用于成像系统、激光系统及光学传感器等领域，与半导体IC设计流程相对独立，主要服务于光学工程领域。

十一、IP集成、表征与支撑性工具

该类工具不直接承担某一具体设计环节，而是为前述各类工具提供IP封装集成、单元库表征、安装部署及运行环境支撑，是整个工具体系顺利运转不可或缺的"基础设施"层。

ASIP Designer  （asip_designer）

定位：定制处理器（ASIP）设计工具。

启动命令：asipdesigner -p project.adl

输入格式：指令集架构描述（ADL，Architecture Description Language）

输出格式：RTL实现（Verilog/VHDL）、自动生成的编译器与指令集仿真器（ISS）

说明：面向特定应用领域定制指令集处理器的开发，支持从指令集架构定义、编译器/仿真器自动生成到RTL实现的全流程设计，常用于DSP、AI加速器等领域专用处理器核的快速开发与架构探索。

coreTools  （coreTools）

定位：IP集成与封装工具。

启动命令：coretools -f package.tcl

输入格式：IP源文件（RTL/版图/文档）、IP元数据描述

输出格式：打包后的IP发布包（含版本/元数据）

说明：用于对各类IP核进行集成、打包与发布管理，协助IP在不同设计团队、不同项目之间的复用与版本管理，是IP复用流程中的基础工具。

Embedit Integrator  （embedit，前身为Novera Embedit）

定位：用于创建和生成存储器编译器（Memory Compiler）的开发框架与工具。

启动命令：embedit -f generate_mc.tcl

输入格式：存储器架构描述、工艺参数、位单元/外围电路模型

输出格式：完整可运行的Memory Compiler工具包（含前端界面与后端数据视图）

说明：Embedit Integrator并非对已有编译器进行"编译"，而是一个用于创建和生成存储器编译器（Memory Compiler）的开发框架：设计者输入存储器架构、工艺参数及位单元/外围电路模型后，该工具自动生成一个完整的、可供芯片设计团队直接调用的Memory Compiler工具包（包括前端配置界面及版图/时序/功耗数据生成后端），是存储器IP（如SRAM、ROM编译器）开发流程中的关键生产工具。

SiliconSmart  （原始用户清单中拼写为SillconSmart，正确名称为SiliconSmart）

定位：标准单元库、I/O接口及存储器单元表征核心工具。

对标/关联：对标Cadence Liberate。

启动命令：sstools -gui  或  sscmd -f characterize.tcl

输入格式：单元SPICE网表、工艺模型、表征条件配置（电压/温度/负载）

输出格式：时序/功耗/噪声模型（.lib文本），供Library Compiler编译为.db

说明：通过对标准单元、I/O单元、存储器位单元等基础IP进行SPICE级特征化仿真，提取时序、功耗、噪声等.lib模型数据，为后续综合（DC/FC）、时序分析（PrimeTime）等工具提供准确的单元级模型，是单元库开发流程的核心特征化工具。

Installer  （installer）

定位：Synopsys软件统一安装器。

启动命令：installer.sh -gui  或  installer.sh -batch -p product.cfg

输入格式：产品安装包、许可证配置文件

输出格式：已部署的软件环境（含可执行文件与许可证配置）

说明：用于Synopsys各类EDA工具的安装、许可证配置与版本管理，是工具部署与运维环节的基础设施软件。

Container  （container）

定位：软件运行容器。

启动命令：container run --tool <toolname> --version <ver>

输入格式：容器镜像（含OS库/依赖库）、工具调用配置

输出格式：可运行的隔离环境（内部执行目标工具）

说明：用于提供各工具运行所需的操作系统库及各类依赖库，封装运行环境以降低不同操作系统/版本对工具兼容性的影响，从使用价值角度看属于运行环境支撑层，对终端设计工程师的直接使用价值相对有限。

十二、补充：用户清单未涵盖的重要产品

用户提供的原始清单聚焦于数字/模拟IC设计实现、仿真验证、DFT及部分先进封装/器件仿真工具，未涵盖Synopsys产品线中其他几类同样重量级的产品。为使本文档更接近《Synopsys EDA工具全景指南》的完整度，补充以下几类常见但未在原清单中出现的产品，供读者扩展了解：

ZeBu

定位：硬件仿真（Hardware Emulation）系统。

对标/关联：对标Cadence Palladium与西门子（Mentor）Veloce。

启动命令：zebu_run -f emulation.cfg  （通常通过ZeBu Server专用硬件平台运行）

输入格式：门级网表（综合后）、待映射的FPGA/专用ASIC仿真单元配置

输出格式：硬件加速仿真运行结果、波形/事务级调试数据（配合Verdi）

说明：ZeBu是Synopsys的硬件仿真（Emulation）平台，将设计映射到专用硬件加速器（FPGA阵列或专用处理单元）上运行，相比软件仿真器可获得数千倍的性能提升，常用于大规模SoC的早期软硬件协同验证、操作系统启动验证及大规模回归测试，是介于软件仿真与FPGA原型验证之间的重要验证手段。

HAPS

定位：FPGA原型验证（Prototyping）系统。

对标/关联：对标Cadence Protium与西门子（Mentor）Veloce-based原型验证系统。

启动命令：haps_compile -f project.haps  （通常配合Synplify/Certify等FPGA综合工具使用）

输入格式：RTL/门级网表（面向FPGA综合）、多FPGA分割（Partitioning）配置

输出格式：FPGA比特流（.bit）、原型验证运行环境（真实速度运行）

说明：HAPS（High-performance ASIC Prototyping System）是基于多块FPGA互联搭建的硬件原型验证平台，可将ASIC/SoC设计映射到FPGA阵列上以接近真实芯片速度运行，常用于软件提前开发、与真实外设/接口的系统级互联测试，与Identify、Certify等工具配合完成调试与多FPGA自动分割。

VC LP

定位：低功耗验证（Low-Power Verification）平台。

启动命令：vclp_shell -f upf_verify.tcl

输入格式：UPF/CPF低功耗描述文件、RTL/门级网表

输出格式：低功耗结构静态/形式化验证报告（电源域、隔离单元、电平转换器等违例）

说明：VC LP是面向低功耗设计意图（UPF/CPF）的静态与形式化验证平台，可在不依赖仿真激励的前提下穷举检查电源域划分、隔离（Isolation）单元、电平转换器（Level Shifter）、保持寄存器（Retention）等低功耗结构的正确性，是低功耗SoC设计验证流程中与MVTools动态仿真验证互补的静态/形式化手段。

VC CDC

定位：时钟域交叉/复位域交叉（CDC/RDC）验证平台。

启动命令：vccdc_shell -f cdc_check.tcl

输入格式：RTL源码、时钟域与复位域定义、CDC约束

输出格式：CDC/RDC结构性与功能性违例报告

说明：VC CDC专注于多时钟域、多复位域SoC设计中的跨域信号检查，识别潜在的亚稳态（Metastability）风险、缺失同步器、复位域交叉冲突等问题，部分能力与SpyGlass CDC、VC Static存在功能交叠，企业通常依据既有工具链习惯进行选型。

PrimeShield

定位：芯片可靠性与功能安全（Functional Safety）分析平台。

启动命令：primeshield_shell -f safety_analysis.tcl

输入格式：门级网表、故障模型、ISO 26262等功能安全需求定义

输出格式：故障注入分析报告、安全机制覆盖率（FMEDA相关数据）

说明：PrimeShield面向汽车电子等对功能安全（如ISO 26262标准）有强制要求的芯片设计场景，提供故障注入与传播分析、安全机制覆盖率评估等能力，帮助设计团队满足车规芯片的功能安全认证要求，是Synopsys在可靠性签核方向的产品。

PrimeClosure

定位：AI驱动的时序收敛与物理签核自动化平台。

启动命令：primeclosure_shell -f closure.tcl

输入格式：布局布线后设计数据库、时序/功耗签核约束

输出格式：自动时序收敛后的设计数据库、签核就绪报告

说明：PrimeClosure是Synopsys近年重点推广的产品，利用AI/机器学习技术自动化执行后端时序收敛与签核收尾工作，减少人工ECO迭代次数，与DSO.ai在设计空间探索层面形成互补，共同构成Synopsys"AI驱动设计收敛"技术路线的重要组成部分。

OptoCompiler

定位：硅光（Silicon Photonics）芯片设计平台。

启动命令：optocompiler -gui

输入格式：光子器件PDK、光路网络拓扑描述

输出格式：硅光版图（GDSII）、光学性能仿真报告

说明：OptoCompiler面向硅光（Silicon Photonics）芯片设计，支持光子器件（光波导、光栅耦合器、调制器等）的版图设计与光学/电学协同仿真，是Synopsys将EDA能力延伸至光子集成电路（PIC）领域的代表性产品，常与CODE V等光学设计工具配合使用。

十三、工具一览汇总表

下表对全部工具（含上文补充产品）的启动命令、输入/输出格式、所属类别及对标产品进行了横向汇总，便于快速检索与比较（命令行参数为典型示例，具体以实际安装环境为准）：

十四、总结

综上所述，Synopsys的EDA工具体系已形成覆盖芯片全生命周期的完整闭环：在前端，Design Compiler与Fusion Compiler负责将RTL转化为可实现的网表与版图；在仿真验证侧，VCS/Verdi构成数字验证主力，HSPICE/PrimeSim/FineSim/XA构成模拟与混合信号仿真矩阵，Formality/ESP/VC Formal/SpyGlass提供形式化与静态验证补充；在物理实现与签核侧，IC Compiler II、IC Validator、StarRC、PrimeTime、PrimePower共同构成布局布线—物理验证—寄生提取—时序功耗签核的完整链条；在可测性与制造侧，TestMAX与TetraMax保障芯片量产良率；在先进封装侧，3DIC Compiler面向Chiplet时代提供系统级设计能力；DSO.ai则代表了AI技术对芯片设计流程效率提升的探索方向。

整体而言，该工具体系的设计逻辑遵循"前端设计—逻辑综合—物理实现—验证签核—测试制造—先进封装"的芯片研发主流程，同时辅以IP表征、库编译、环境部署等支撑性工具，共同构成了现代集成电路设计不可或缺的基础设施。对于设计团队而言，理解各工具在流程中的具体定位、调用方式及数据接口格式，是高效组织EDA工具链、提升芯片研发效率与质量的重要前提。