一：概述
集成电路设计通常分为数字集成电路（Digital IC）设计与模拟/混合信号集成电路（Analog/Mixed-Signal IC）设计两大类别，二者在设计方法学、抽象层级和工具链上存在显著差异：
● 数字集成电路设计以寄存器传输级（RTL, Register Transfer Level）为起点，经过综合、布局布线等自动化流程生成版图，设计流程高度工具化、自动化程度高；
● 模拟/混合信号集成电路设计以晶体管级电路和版图为核心，依赖设计者的经验与手工设计、仿真验证，自动化程度相对较低。
EDA（电子设计自动化）领域由 Synopsys、Cadence 与 Siemens EDA（原 Mentor Graphics，2017年被西门子收购后更名）三大厂商主导，三者在不同设计环节各有优势：
● Synopsys：综合、静态时序分析（STA）、模拟仿真（HSPICE/PrimeSim）、物理验证（IC Validator）综合实力强，全流程覆盖最完整；
● Cadence：定制/模拟设计环境（Virtuoso）为业界标准，数字实现（Innovus）和验证（Xcelium/JasperGold/Palladium）同样领先；
● Siemens EDA：其数字与模拟全流程能力由多条产品线共同构成——Calibre（DRC/LVS/PERC 物理签核）在物理验证与可靠性检查领域是业界标准，Tessent 是DFT/ATPG领域的主流平台，Solido 在变异感知设计（Variation-aware Design）与蒙特卡洛加速领域业界领先，Analog FastSPICE（AFS）在大规模快速SPICE仿真中同样具有竞争力；这些产品共同构成其优势，而非单一产品能够代表其全部能力。
注：以下流程与工具对照基于公开资料整理，具体工具选型及产品名称可能随厂商产品线调整而变化，实际项目应以各厂商官方最新文档为准。
二、数字集成电路（Digital IC）设计流程
数字IC设计遵循自顶向下的标准设计流程，从系统规格出发，依次经过RTL设计、验证、综合、形式验证、DFT（Design for Test，可测性设计）、物理设计、物理验证与签核，最终生成用于晶圆制造的数据——GDSII（Graphic Database System II，版图数据交换格式）或 OASIS（7nm及以下先进工艺节点已大量采用该格式以降低文件体积）。需要特别说明的是，形式化等价性检查（LEC, Logic Equivalence Check）通常并非一次性动作，而是在综合后、DFT插入后、以及后续物理实现ECO变更后多次执行，用以确认每一步网表变换都未引入功能性错误。整体流程与各厂商对应工具如下表所示：
设计环节 | 主要任务说明 | Synopsys | Cadence | Siemens EDA |
1. 系统规格与 架构设计 | 定义芯片功能规格、性能/功耗/面积(PPA)目标；进行系统级建模、算法验证与微架构探索（如SystemC/TLM建模），评估架构方案对PPA的影响。 | Platform Architect（System Studio） ARC 处理器 IP 及配套工具链 | 较少提供独立架构级工具；通常客户自建 SystemC/TLM 模型，或与虚拟原型（Virtual System Platform，遗留产品）配合 | 无主打独立架构工具，通常配合客户自研模型或第三方工具 |
2. RTL 设计 与 Lint/CDC 检查 | 使用 Verilog/VHDL/SystemVerilog 编写寄存器传输级（RTL, Register Transfer Level）代码；进行代码规范检查（Lint）、跨时钟域（CDC, Clock Domain Crossing）检查和低功耗结构检查，尽早发现设计缺陷。 | SpyGlass（RTL Lint / CDC / 低功耗检查） VC SpyGlass | JasperGold Superlint App / CDC App（基于形式引擎的Lint与CDC） | Questa Lint Questa CDC / Questa Power Aware CDC |
3. 功能验证 / 仿真 | 通过仿真、覆盖率驱动验证（UVM方法学）、形式验证及硬件加速手段，验证RTL功能与规格的一致性。 | VCS（仿真器，业界主流） Verdi（调试/波形/覆盖率） Certitude（验证质量分析） ZeBu（硬件仿真/加速） | Xcelium（仿真器） JasperGold（形式验证） SimVision / Indago（调试） Palladium / Protium（仿真加速与原型验证） | Questa（仿真器） Visualizer（调试） Veloce（硬件仿真/仿真加速） |
4. 逻辑综合 | 将RTL描述综合为门级网表，基于工艺库进行时序、面积、功耗优化，生成可用于后端实现的网表。 | Fusion Compiler（先进工艺主推的RTL-to-GDSII数字实现平台，融合物理感知综合 Physically Aware Synthesis 与布局布线，已超出传统综合器范畴） Design Compiler（DC，传统RTL综合流程中仍广泛使用） Design Compiler NXT | Genus Synthesis Solution | 无主流独立综合产品；该环节通常采用 Synopsys Fusion Compiler/DC 或 Cadence Genus 完成，Siemens 的 Tessent 主要负责测试相关逻辑（如扫描链）的插入 |
5. 综合后等价性 检查（LEC，第一次） | 综合完成后，采用形式化方法证明门级网表与原始RTL在功能上等价（LEC, Logic Equivalence Check），确认综合过程未引入功能性错误，是DFT插入前的第一道形式化关卡。 | Formality（等价性检查） VC Formal（属性/形式验证） | Conformal Equivalence Checker JasperGold（属性形式验证系列 Apps） | Questa Formal Verification Questa Autoformal |
6. 可测性设计 （DFT） | 插入扫描链（Scan）、内建自测试（MBIST/LBIST）等测试结构，生成自动测试图案（ATPG, Automatic Test Pattern Generation），保证芯片可测试性与量产测试覆盖率。DFT（Design for Test，可测性设计）的插入会改变网表结构，因此需要在其后再次进行等价性检查。 | DFTMAX（Scan/压缩） TetraMAX（ATPG） DesignWare STAR Memory System（MBIST） | Modus DFT Software Solution | Tessent（业界主流平台，含 Tessent Scan、TestKompress、MBIST、Diagnosis 等） |
7. DFT插入后 等价性检查（LEC，第二次） | 对插入扫描链/BIST结构后的网表与插入前网表再次进行等价性检查（LEC），确保DFT结构插入未破坏原有功能逻辑；后续物理实现阶段的ECO变更后通常还会再次运行LEC，因此LEC在实际项目中往往贯穿多个节点，而非仅一次。 | Formality VC Formal | Conformal Equivalence Checker JasperGold | Questa Formal Verification |
8. 静态时序 分析（STA） | 在不加激励的情况下，基于时序路径分析芯片是否满足建立/保持时间等时序约束，是时序签核的核心手段。STA（Static Timing Analysis，静态时序分析）贯穿布局布线到最终签核的多个节点。 | PrimeTime（业界金标准签核工具） PrimeTime SI（信号完整性） | Tempus Timing Signoff Solution | 无主流独立签核级STA产品；通常与Synopsys PrimeTime或Cadence Tempus配合完成最终签核 |
9. 物理设计 （布局布线） | 完成布局规划（Floorplan）、电源网络规划、单元布局（Placement）、时钟树综合（CTS, Clock Tree Synthesis）、布线（Routing）等后端实现步骤，期间与STA时序收敛交替迭代。 | Fusion Compiler（先进工艺节点主推平台） IC Compiler II（ICC2，成熟/传统工艺流程中仍广泛使用） | Innovus Implementation System | Nitro-SoC / Olympus-SoC（布局布线平台，源自 Sierra Design Automation 收购） |
10. 物理验证 （DRC/LVS/ERC/Antenna/Density） | 对版图进行设计规则检查（DRC, Design Rule Check）、版图与原理图一致性检查（LVS, Layout Versus Schematic）、电气规则检查（ERC, Electrical Rule Check），并覆盖天线效应（Antenna）、金属密度均匀性（Density）、金属填充（Metal Fill）等代工厂签核通常要求的专项检查，确保版图满足工艺代工厂签核要求；LVS生成的连接性数据库也是后续可靠性检查（PERC）的输入基础。 | IC Validator | Pegasus Verification System（新一代） Assura（历史产品，逐步被 Pegasus 取代） | Calibre（业界标准，含 Calibre nmDRC、Calibre nmLVS） |
11. 寄生参数 提取（PEX） | 从版图中提取互连线及器件的寄生电阻、电容、电感参数（PEX, Parasitic Extraction），为后仿真、时序签核和功耗分析提供精确寄生网络。 | StarRC | Quantus QRC Extraction Solution | Calibre xACT / Calibre xACT 3D |
12. 功耗、可靠性 与签核分析 | 进行功耗分析（动态/静态功耗）、电源完整性（IR Drop）、电迁移（EM）等可靠性分析，以及DFM/良率相关检查，完成最终签核。 | PrimePower / PrimeTime PX（功耗签核） PowerArtist（RTL级功耗分析） IC Validator DFM（良率/可制造性检查） | Voltus IC Power Integrity Solution Pegasus DFM | Calibre PERC（电气可靠性/ESD/闩锁检查） Calibre YieldEnhancer（良率增强/DFM） （电源完整性专项签核领域该厂商无主打产品，常与第三方工具配合） |
13. 版图确认 与流片（Tape-out） | 完成最终的DRC/LVS/天线/可靠性签核检查，生成GDSII/OASIS版图文件并提交代工厂进行流片。 | IC Validator（最终签核） PrimeTime（最终时序签核） | Pegasus（最终签核） Tempus（最终时序签核） | Calibre（最终物理签核，业界最广泛用于流片前最终检查） |
注：上表按照典型数字IC设计流程顺序排列；实际项目中综合、物理设计、时序签核、物理验证等环节通常存在多轮迭代（如ECO工程变更单），LEC也会随之重复执行。
数字集成电路设计流程示意
典型的数字IC设计流程可概括为如下关键路径：
● 规格与架构设计 → RTL设计（含Lint/CDC检查）→ 功能验证/仿真
● → 逻辑综合（生成门级网表）→ 综合后等价性检查（LEC，第一次：网表 vs. RTL）
● → DFT插入（扫描链/MBIST）→ DFT插入后等价性检查（LEC，第二次：DFT前 vs. DFT后网表）
● → 物理设计：布局规划 → 时钟树综合（CTS）→ 布局布线（同时进行STA时序收敛，期间ECO变更后通常还会再次执行LEC）
● → 物理验证（DRC/LVS/ERC）→ 寄生参数提取（PEX）→ 功耗/可靠性签核
● → 最终签核确认 → 生成GDSII → 流片（Tape-out）
三、模拟/混合信号集成电路（Analog/Mixed-Signal IC）设计流程
模拟/混合信号IC设计以Cadence Virtuoso环境为业界标准的设计平台，围绕原理图—仿真—版图—物理验证—后仿真的迭代闭环展开，强调寄生效应、匹配性、噪声与可靠性的精细控制。物理验证（DRC/LVS）通常先于电气可靠性检查（PERC）执行，因为PERC依赖LVS生成的网表连接性数据库来判断电源域、ESD路径等电气拓扑关系；随后再进行寄生参数提取（PEX）与版图后仿真。流程与各厂商对应工具如下表所示：
设计环节 | 主要任务说明 | Synopsys | Cadence | Siemens EDA |
1. 规格制定 | 根据系统需求确定模拟/混合信号模块的性能指标（增益、带宽、噪声、功耗、面积等），制定设计规格说明书。 | 无专用工具，通常结合系统级仿真（如 SaberRD、MATLAB 等第三方工具） | 无专用工具，通常结合 Virtuoso 系统级建模环境 | 无专用工具，通常结合客户自有流程 |
2. 原理图设计 （Schematic Capture） | 在原理图编辑环境中搭建电路拓扑，选取器件与工艺库单元，构建可仿真的电路网表。 | Custom Compiler（原理图与版图一体化环境） | Virtuoso Schematic Editor（业界标准环境） | 无主流独立原理图捕获工具；通常在 Virtuoso 环境中完成原理图，再调用 Siemens 仿真器 |
3. 电路仿真 （SPICE级） | 进行直流（DC）、交流（AC）、瞬态（Transient）、噪声、失真及蒙特卡洛统计仿真，验证电路性能是否满足规格。 | HSPICE（业界金标准） PrimeSim（新一代高精度/高性能仿真器，含 PrimeSim HSPICE/XA/Pro） FineSim / CustomSim（大规模电路仿真） | Spectre / Spectre X（业界主流仿真器） ADE（Analog Design Environment，仿真管理界面） AMS Designer（数模混合仿真） | Eldo（经典SPICE仿真器） ADiT（快速SPICE） Analog FastSPICE（AFS，源自 Berkeley Design Automation 收购，大规模/高精度快速SPICE） Symphony（数模混合信号仿真平台） |
4. 版图设计 （Layout） | 根据原理图及工艺设计规则完成器件版图绘制、匹配布局、屏蔽与走线，兼顾寄生效应与可制造性。 | Custom Compiler（版图环境，含约束驱动布局布线） | Virtuoso Layout Suite / Virtuoso Layout Suite XL（业界标准） | Tanner L-Edit（源自 Tanner EDA 收购，面向中小规模模拟、MEMS、传感器类版图） |
5. 物理验证 （DRC/LVS/Antenna） | 对模拟版图进行设计规则检查（DRC）、版图与原理图一致性检查（LVS），并覆盖天线效应（Antenna）等代工厂签核要求的专项检查，确保版图符合代工厂签核规则；LVS生成的网表连接性数据库同时是后续电气可靠性检查（PERC）的基础输入。 | IC Validator | Pegasus Verification System（新一代） Assura（历史产品） | Calibre（模拟/混合信号领域市占率最高，业界标准） |
6. 电气可靠性 检查（ERC/PERC） | 基于LVS连接性数据库，检查ESD保护、闩锁效应（Latch-up）、电压域冲突、天线效应等电气可靠性问题（ERC, Electrical Rule Check；PERC, Programmable Electrical Rule Check），是模拟/混合信号芯片签核的重要环节。 | IC Validator ERC | Pegasus ERC | Calibre PERC（业界领先的可编程电气规则检查工具） |
7. 寄生参数提取 与版图后仿真（PEX） | 从版图提取寄生RC(L)参数（PEX, Parasitic Extraction）并反标注回原理图网表，进行考虑寄生效应的后仿真，验证实际版图性能是否仍满足规格。 | StarRC（寄生提取）+ HSPICE/PrimeSim（后仿真） | Quantus QRC（寄生提取）+ Spectre（后仿真） | Calibre xACT（寄生提取）+ Eldo/AFS（后仿真） |
8. 变异分析与 良率优化 | 进行工艺偏差（Process Variation）、蒙特卡洛统计分析、良率与鲁棒性优化，以及仿真模型特征化，提升设计对制造波动的容忍度。 | HSPICE/PrimeSim 内建蒙特卡洛分析 CustomSim 大规模统计仿真 | Virtuoso Variation Option Spectre 蒙特卡洛分析 | Solido Design Environment（变异感知设计 Variation-aware Design、蒙特卡洛加速、器件/工艺特征化，业界领先） |
9. 签核与 流片（Tape-out） | 完成最终DRC/LVS/PERC/寄生签核及良率检查后，生成GDSII/OASIS文件提交代工厂流片。 | IC Validator（物理签核） | Pegasus（物理签核） | Calibre（物理签核，模拟/混合信号领域最广泛使用） |
注：模拟设计中"仿真—版图—物理验证—后仿真"环节通常需要多次迭代收敛，直至后仿真结果满足规格要求。
模拟/混合信号集成电路设计流程示意
● 规格制定 → 原理图设计（Schematic）→ 前仿真（DC/AC/瞬态/噪声/蒙特卡洛）
● → 版图设计（Layout，含匹配、屏蔽、ESD考虑）→ 物理验证（DRC/LVS）
● → 电气可靠性检查（ERC/PERC，基于LVS连接性数据库）→ 寄生参数提取（PEX）与版图后仿真
→ 变异分析与良率优化 → 签核确认 → 生成GDSII → 流片（Tape-out）
四、三大厂商 EDA 工具链总览对照表
为便于快速查阅，下表按能力类别汇总 Synopsys、Cadence、Siemens EDA 在数字与模拟设计各环节的代表性产品：
能力类别 | Synopsys | Cadence | Siemens EDA |
RTL 仿真 | VCS | Xcelium | Questa |
调试/波形 | Verdi | SimVision / Indago | Visualizer |
形式验证 （LEC） | VC Formal / Formality | JasperGold / Conformal | Questa Formal |
硬件仿真/加速/原型 | ZeBu | Palladium / Protium | Veloce |
逻辑综合 | Fusion Compiler（先进工艺主推） Design Compiler（传统流程仍广泛使用） | Genus | （无主流独立产品） |
布局布线（P&R） | Fusion Compiler（先进工艺） IC Compiler II（成熟/传统工艺） | Innovus | Nitro-SoC / Olympus-SoC |
静态时序分析（STA） | PrimeTime | Tempus | （无主流独立签核产品） |
功耗分析/签核 | PrimePower / PrimeTime PX | Voltus | （无主打产品） |
DFT / ATPG | DFTMAX / TetraMAX | Modus | Tessent（业界主流） |
物理验证 （DRC/LVS） | IC Validator | Pegasus（原 Assura） | Calibre（业界标准） |
寄生参数提取 （PEX） | StarRC | Quantus | Calibre xACT |
电气可靠性检查 （PERC） | IC Validator ERC | Pegasus ERC | Calibre PERC（业界领先） |
模拟电路仿真 （SPICE） | HSPICE / PrimeSim / CustomSim | Spectre | Eldo / AFS / ADiT |
原理图/版图 设计环境 | Custom Compiler | Virtuoso（业界标准） | Tanner L-Edit（细分市场） |
变异分析/ 蒙特卡洛/特征化 | HSPICE/PrimeSim 内建 | Virtuoso Variation Option | Solido（业界领先） |
五、常见文件格式速查表
数字与模拟IC设计流程中，各EDA工具之间通过一系列标准化文件格式交换数据，理解这些格式有助于把握工具链的衔接关系。常见格式速查如下：
文件格式 | 全称 | 用途说明 | 典型使用阶段 |
Verilog / VHDL | Hardware Description Language（硬件描述语言） | 用于RTL设计与仿真的源码格式，描述数字电路的行为与结构，是数字IC设计流程的起点。 | RTL设计/仿真 |
SDC | Synopsys Design Constraints（设计约束格式） | 描述时钟定义、输入输出延迟、时序例外等时序约束，是综合、STA、P&R各工具之间传递约束的事实标准格式。 | 综合/STA/P&R |
Liberty （.lib） | Liberty Timing Format（标准单元库特征文件格式） | 描述标准单元/IP的时序、功耗、噪声等特征模型，供综合、STA、功耗分析工具读取使用。 | 综合/STA/功耗分析 |
LEF | Library Exchange Format（库交换格式） | 描述标准单元/宏单元的物理版图抽象信息（引脚位置、金属层、布线阻挡区等），是布局布线的物理库输入。 | 布局布线（P&R） |
DEF | Design Exchange Format（设计交换格式） | 描述芯片版图的具体物理实现信息（单元布局坐标、布线、过孔等），常与LEF配合用于工具间的物理设计数据交换。 | P&R/物理验证 |
SPEF | Standard Parasitic Exchange Format（标准寄生交换格式） | 描述从版图中提取出的互连线寄生电阻/电容/电感参数，供签核级STA和功耗分析工具读取。 | 寄生提取后/STA签核 |
SDF | Standard Delay Format（标准延迟格式） | 描述门级单元与互连线的延迟信息，用于门级仿真的延迟反标注（Back-annotation），验证时序相关的功能正确性。 | 门级仿真 |
UPF / CPF | Unified/Common Power Format（统一/通用功耗格式） | 描述低功耗设计意图，包括电源域划分、电平转换单元、隔离单元、保持单元等，贯穿RTL到P&R的低功耗设计与验证全流程。 | 低功耗综合/验证/实现 |
GDSII | Graphic Database System II（版图数据交换格式） | 描述芯片版图的几何图形数据，是物理验证与代工厂流片的传统标准格式。 | 物理验证/流片 |
OASIS | Open Artwork System Interchange Standard（开放版图交换标准） | 新一代版图数据格式，相较GDSII文件体积更小、压缩率更高，在7nm及以下先进工艺节点已被大量代工厂采用。 | 物理验证/流片（先进工艺） |
注：除以上格式外，不同厂商工具在部分环节还存在私有/扩展格式（如Milkyway、OpenAccess数据库等），但上表所列均为跨厂商通用的行业标准交换格式。
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