一、概述

Cadence Design Systems（楷登电子）是全球领先的EDA软件供应商之一，其产品线覆盖了集成电路从全定制模拟设计、逻辑综合、仿真验证、数字物理实现、物理验证、寄生参数提取、静态时序与功耗签核，到可测性设计（DFT）、硬件仿真/原型验证、先进封装系统级设计以及电磁/热仿真的完整流程。本文档参照此前整理的《Synopsys EDA工具体系详解》的结构与深度，对Cadence的主要产品进行系统化梳理，并在每个工具条目中给出定位、对标产品（主要对标Synopsys同类产品，便于横向比较）、典型启动命令、输入/输出数据格式及详细功能描述，文末附汇总表格。

需要说明的是，Cadence产品线中部分工具存在新旧更替关系（如PVS被Pegasus逐步取代、Assura的相关能力被Pegasus/Quantus取代），文中会对此类历史沿革关系予以注明；命令行启动方式为典型示例，实际命令名、参数及可执行文件路径可能因许可证配置、版本及现场部署环境而有所不同，使用时请以实际安装环境中的文档为准。

二、系统级与先进封装设计

该类工具主要解决多芯片/多层堆叠系统在热、电、机械应力等多物理场耦合下的设计与分析问题，以及封装基板与PCB级系统设计。

Integrity 3D-IC

定位：面向2.5D、3D封装与Chiplet系统的设计与分析平台。

对标/关联：对标Synopsys 3DIC Compiler。

启动命令：integrity3dic -gui  或  innovus -3dic -batch -files run.tcl

输入格式：多die/interposer/substrate的LEF/DEF、GDSII/OASIS、Bump/TSV坐标定义、热/应力边界条件

输出格式：系统级3D版图（GDSII/OASIS）、寄生网络（Quantus提取结果）、热/应力/电源完整性分析报告

说明：Integrity 3D-IC是Cadence面向2.5D/3D封装及Chiplet异构集成的系统级设计与分析平台，支持多芯片（die）、中介层（interposer）及基板（substrate）的协同布局规划，集成了互连建模、热仿真（联合Celsius）、应力分析及电源/信号完整性分析能力，是Cadence先进封装战略的核心产品。

Allegro X System Capture / Package Designer

定位：封装与PCB系统级设计平台，覆盖封装基板（Substrate）设计与协同仿真。

启动命令：allegro_pcb_designer  或  pkg_designer -gui

输入格式：封装基板叠层定义、Bump/Wirebond/Ball Pad坐标、I/O Buffer模型

输出格式：封装基板版图（Cadence封装数据库）、信号/电源完整性分析报告

说明：Allegro X系列面向封装基板（Package Substrate）及PCB级系统设计，提供从叠层规划、扇出布线到信号/电源完整性协同仿真的完整能力，常与Integrity 3D-IC、Sigrity及Clarity 3D Solver联合使用，覆盖从芯片到封装再到板级的系统级电气/物理协同设计。

三、定制模拟IC设计与版图工具

该类工具面向全定制（Full-Custom）模拟、混合信号及存储器电路的原理图绘制、版图设计、PCell开发与仿真配置，Virtuoso平台是Cadence在该领域的旗舰产品，长期作为业界事实标准。

Virtuoso Studio

定位：Cadence面向全定制IC（Custom IC）设计的统一平台品牌，并非简单等同于"原理图+版图工具"，而是涵盖原理图编辑、版图编辑、仿真环境、约束管理、射频设计、寄生提取与物理验证入口等多个子组件的统一设计环境。

对标/关联：对标Synopsys Custom Compiler，是Cadence全定制模拟设计领域的旗舰产品。

启动命令：virtuoso  （进入Virtuoso Studio统一环境，可加载下属各子模块）

输入格式：工艺PDK、OpenAccess（OA）原理图数据库、PCell定义、SPICE/Spectre模型（.scs/.lib）

输出格式：版图（GDSII/OASIS，OA数据库）、原理图Netlist（Spectre Netlist/SPICE/Verilog-A）、CDL网表、DSPF寄生网络、约束文件

说明：Virtuoso Studio是Cadence近年推出的统一平台品牌，其下属子组件主要包括：Virtuoso Schematic Editor（原理图编辑）、Virtuoso Layout Suite（版图编辑，支持Constraint Manager管理的Matching、Symmetry、Relative Placement等约束辅助版图设计能力）、Virtuoso ADE Explorer/ADE Assembler（仿真环境管理）、Virtuoso RF Solution（射频设计专用能力）、EMX（射频/高速电磁仿真）以及与Quantus寄生提取、Pegasus/PVS物理验证的入口集成。换言之，"Virtuoso Studio"是这一整套全定制IC设计生态的统一品牌名称，而不应简单理解为"原理图编辑器+版图编辑器"两个工具的组合，这是理解Cadence当前全定制设计产品体系时最容易出现的误区之一。

Virtuoso ADE (Analog Design Environment)

定位：模拟/混合信号仿真环境管理平台，核心定位是仿真任务、Corner、Monte Carlo与优化的管理平台，当前主力产品为ADE Explorer与ADE Assembler。

对标/关联：对标Synopsys PrimeWave（+WaveView）。

启动命令：虚拟环境内启动：ADE Explorer / ADE Assembler

输入格式：原理图Netlist（来自Virtuoso Schematic）、仿真器配置（Spectre/AMS Designer选项）、激励文件、PVT Corner定义

输出格式：仿真配置（.ocn脚本，Ocean Script）、仿真结果数据集（PSF/PSFXL格式）、Monte Carlo结果数据库、Corner结果数据库

说明：ADE家族当前主力产品为ADE Explorer（单一测试台多分析管理）与ADE Assembler（多测试台集成管理、支持多Corner/Monte Carlo/良率分析等高级功能）。需要说明的是，历史上独立存在的ADE XL（早期面向多Corner/Monte Carlo分析的产品）已属于Legacy产品，其相关高级分析能力已被整合进ADE Assembler中，目前不再作为独立主力产品对外介绍，本文档将其归入历史沿革范畴而不再单独展开。ADE是模拟电路仿真任务、PVT工艺角批量管理、蒙特卡洛统计仿真与电路参数自动优化的核心管理平台，波形查看通常借助配套的Visualization/Waveform Viewer联动，并非ADE的主要功能本身。

Virtuoso Layout Suite PCell

定位：基于SKILL语言的PCell（参数化单元）开发工具，是当前业界绝大多数晶圆代工厂（TSMC、SMIC、GlobalFoundries、Samsung、Intel等）PDK普遍采用的主流PCell实现方式；Python PCell为近年新增能力，尚未成为主流。

对标/关联：对标Synopsys PyCell Studio（Python PCell部分）。

启动命令：virtuoso -skill pcell.il   （SKILL PCell，主流方式）；Python PCell作为新能力，通过Virtuoso内置Python PCell框架加载

输入格式：SKILL PCell脚本（主流）、Python PCell脚本（新能力）、工艺规则文件（PDK Design Rule）

输出格式：参数化版图单元（PCell View，OpenAccess数据库）

说明：Cadence的PCell开发体系长期以SKILL语言为绝对主流：包括TSMC、SMIC、GlobalFoundries、Samsung、Intel等主要晶圆代工厂提供的PDK，其PCell几乎全部基于SKILL PCell实现，这是当前业界实际生产环境中的事实标准。近年Cadence新增了Python PCell框架作为补充能力，提供了更现代化的脚本语言选项，但目前仍主要定位为"新能力"，尚未在主流Foundry PDK中大规模取代SKILL PCell，二者应理解为"SKILL PCell（主流）+ Python PCell（新能力）"的关系，而非并列对等的两条路线。

四、电路仿真与数字/混合信号验证

4.1 模拟与混合信号仿真器

该子类工具覆盖从晶体管级精确仿真到大规模并行FastSPICE仿真的完整仿真引擎体系，Spectre家族构成了Cadence模拟仿真矩阵的核心。

Spectre (Spectre Accuracy)

定位：模拟电路仿真器，提供高精度SPICE级电路仿真能力。

对标/关联：对标Synopsys PrimeSim HSPICE（原HSPICE）。在Cadence自身仿真器矩阵中，Spectre定位于Accuracy（精度）档位，由Spectre向上依次为Spectre APS、Spectre X、Spectre XPS。

启动命令：spectre deck.scs -outdir result

输入格式：Spectre网表（.scs）或SPICE网表（.sp，需转换）、工艺模型文件（.scs/.lib）

输出格式：波形数据（PSF/PSFXL格式）、测量结果（.measure/CSV）、日志文件；部分联合仿真流程下可输出FSDB格式波形

说明：Spectre是Cadence历史最悠久、精度公认最高的电路仿真器，广泛用于模拟、射频、存储器及标准单元的精确电气特性仿真，支持直流、交流、瞬态、噪声、可靠性分析等多种分析类型，常作为芯片签核（Sign-off）级仿真的金标准。

Spectre APS

定位：Accelerated Parallel Simulator（加速并行仿真器），面向大规模电路的高速并行精确仿真，官方定位为"Accelerated SPICE"，而非传统意义上的FastSPICE产品。

对标/关联：在仿真容量/速度定位上与Synopsys FineSim/PrimeSim XA存在交叠，但二者技术路线并不完全相同：Spectre APS强调在保持较高精度基础上的并行加速，而非以精度换速度的传统FastSPICE简化算法。

启动命令：spectre +aps deck.scs -outdir result

输入格式：大规模Spectre/SPICE网表、工艺模型库

输出格式：波形数据（PSF/PSFXL格式）、仿真摘要报告

说明：Spectre APS（Accelerated Parallel Simulator）通过并行计算与电路分割技术大幅提升大规模电路（存储器宏单元、SoC级模拟电路）的仿真速度。需要特别说明：Cadence官方将APS定位为"Accelerated SPICE"，即在多核并行架构下加速求解的SPICE级仿真器，而非Synopsys XA/FineSim那种以适度牺牲精度换取速度的传统FastSPICE技术路线，二者在工程实现理念上有所不同，不应简单等同。在Cadence自身仿真器矩阵中，APS是Spectre之上的第一级加速产品，其上还有Spectre X与Spectre XPS。

Spectre X / Spectre XPS

定位：大规模并行（Massive Parallel）电路仿真器，Spectre XPS进一步强调云端（Cloud）、分布式（Distributed）多节点及HPC（高性能计算集群）部署能力，并非仅依靠单机多线程参数（如+mt=64）实现加速。

对标/关联：面向超大规模仿真容量需求，定位高于Spectre APS，是Cadence仿真器矩阵中Massive Parallel档位的产品；Spectre XPS的多节点分布式特性使其更适合云端/HPC集群部署场景。

启动命令：spectre +mt=64 -outdir result deck.scs  （Spectre X单机多核）；spectre_xps -cluster cluster.cfg deck.scs  （Spectre XPS多节点分布式/云端部署）

输入格式：超大规模Spectre网表（千万级器件规模）、工艺模型库、（XPS）多节点/云端集群资源配置

输出格式：波形数据（PSF/PSFXL格式）、并行仿真性能/收敛报告

说明：Spectre X面向SoC级全芯片仿真、超大规模存储器阵列等对仿真容量和速度要求极高的场景，采用大规模并行计算架构；Spectre XPS在此基础上进一步强化了跨多计算节点的分布式（Distributed）仿真能力，并支持云端（Cloud）及HPC集群部署，其核心优势在于多节点协同而非单纯的单机多线程参数调优，是Cadence仿真矩阵中面向云端超大规模仿真场景的最高档产品。

AMS Designer

定位：数模混合信号联合仿真平台，其核心架构为：数字侧采用Xcelium仿真内核，模拟侧采用Spectre仿真引擎，二者通过统一的AMS Kernel（联合仿真内核）进行协同调度与信号转换。

对标/关联：对标Synopsys VCS MX（混合信号仿真增强版本）。

启动命令：ams -e top -64BIT +modelsim_opts  （在AMS环境内启动，调度Xcelium数字内核与Spectre模拟引擎）

输入格式：Verilog/VHDL/SystemVerilog数字代码、模拟电路网表（Spectre/SPICE）、连接定义（Wreal/Connect Module）

输出格式：混合信号联合仿真波形（PSF/.shm）、联合仿真日志

说明：AMS Designer的核心架构并非单一仿真器，而是"数字Xcelium + 模拟Spectre + 统一AMS Kernel"的三层组合：数字部分由Xcelium仿真内核负责执行，模拟部分由Spectre仿真引擎负责执行，AMS Kernel则承担两个仿真域之间的事件同步、信号转换（数字到模拟、模拟到数字）及统一调度工作。对包含模拟IP的复杂SoC进行数模混合信号仿真时，支持多种抽象层级混合（实数Wreal、Verilog-A、SPICE级）协同仿真。

4.2 数字逻辑仿真、调试与硬件加速验证

该子类工具构成数字IC功能验证的核心仿真、调试平台及硬件加速验证（仿真器/原型验证）能力，Xcelium与Indago是Cadence数字验证流程的主力产品。

Xcelium

定位：Verilog/SystemVerilog/UVM数字逻辑仿真器，产品矩阵下设Xcelium（基础单核仿真）、Xcelium Parallel（多核并行仿真加速）及Xcelium ML（面向超大规模回归与机器学习辅助调度的进一步增强版本）。

对标/关联：对标Synopsys VCS。

启动命令：xrun -sv top.v -access +rwc  （基础）；xrun -mce -sv top.v  （Xcelium Parallel多核并行模式）

输入格式：Verilog/SystemVerilog/UVM源码（.v/.sv）

输出格式：可执行仿真镜像、波形（.shm/.fsdb兼容）、日志、覆盖率数据库（.ucd）

说明：Xcelium是Cadence高性能数字逻辑仿真器，支持Verilog、SystemVerilog及UVM验证方法学，广泛应用于RTL功能验证、门级仿真及大规模回归测试，是Cadence数字验证流程的核心引擎。其产品矩阵包括：Xcelium（基础仿真引擎）、Xcelium Parallel（基于多核并行编译与执行技术的加速版本，可大幅缩短大规模回归仿真时间）以及Xcelium ML（在并行仿真基础上引入机器学习辅助的资源调度与编译优化能力，面向超大规模验证场景），不应简单地将整个产品矩阵统称为单一的"Xcelium"。

Indago Debug System

定位：调试系统，提供波形、根因分析、覆盖率调试等全面调试能力。

对标/关联：对标Synopsys Verdi。

启动命令：indago -waves dump.shm  或  indago -dba simv.dba

输入格式：波形数据库（.shm）、设计源码（.v/.sv）、覆盖率数据（.ucd）

输出格式：图形化调试界面、根因分析报告、覆盖率分析报告

说明：Indago为设计与验证全流程提供统一调试能力，涵盖波形分析、源代码调试、覆盖率分析、低功耗（UPF）调试、事务级调试及自动根因分析（Root Cause Analysis），与Xcelium深度集成，是Cadence数字调试平台的核心产品。

vManager

定位：验证执行与回归管理平台。

对标/关联：对标Synopsys VC Execution Manager。

启动命令：vmanager -gui  或  vmgr submit -f regress.list

输入格式：回归测试列表、仿真脚本配置、覆盖率目标定义

输出格式：回归执行报告、覆盖率汇总数据库、验证进度仪表盘

说明：vManager用于管理大规模数字验证项目中的编译、回归测试执行、覆盖率数据收集与度量、报告生成及进度跟踪，帮助验证团队对海量回归任务进行资源调度与结果归档。

VIP Catalog (Verification IP)

定位：验证IP（VIP）库。

对标/关联：对标Synopsys VC Verification IP。

启动命令：在Xcelium/UVM环境中以include方式调用，如：+incdir+$VIP_HOME/AMBA/AXI4

输入格式：协议配置文件、UVM环境实例化代码

输出格式：协议级事务（Transaction）日志、协议合规性检查报告

说明：Cadence VIP Catalog覆盖USB、PCIe、DDR、AXI/AHB/APB等主流总线与接口协议的验证IP，可与Xcelium、Indago等工具配合，加速协议级验证环境的搭建与执行。

Palladium

定位：硬件仿真（Hardware Emulation）系统。

对标/关联：对标Synopsys ZeBu。

启动命令：palladium_compile -f project.cfg  （通过Palladium专用硬件平台运行）

输入格式：综合后门级网表、硬件仿真单元映射配置

输出格式：硬件加速仿真运行结果、波形/事务级调试数据（配合Indago）

说明：Palladium是Cadence的硬件仿真平台，将设计映射到专用硬件加速架构上运行，相比软件仿真器可获得数千倍性能提升，常用于大规模SoC的软硬件协同验证、操作系统启动验证及大规模回归测试。

Protium

定位：FPGA原型验证（Prototyping）系统。

对标/关联：对标Synopsys HAPS。

启动命令：protium_compile -f project.cfg  （配合多FPGA分割与综合工具使用）

输入格式：RTL/门级网表（面向FPGA综合）、多FPGA分割配置

输出格式：FPGA比特流、原型验证运行环境（接近真实速度运行）

说明：Protium基于多块FPGA互联搭建硬件原型验证平台，将ASIC/SoC设计映射到FPGA阵列上以接近真实芯片速度运行，常用于软件提前开发及与真实外设/接口的系统级互联测试，与Palladium共同构成Cadence硬件验证（Hardware-Assisted Verification）产品矩阵的两端。

五、逻辑综合与数字布局布线

该类工具构成数字IC从RTL到物理实现（俗称"后端"）的核心流程，涵盖逻辑综合、RTL级功耗优化、布局布线及AI辅助设计空间优化。

Genus Synthesis Solution

定位：逻辑综合工具，将RTL代码转换为门级网表。

对标/关联：对标Synopsys Design Compiler。

启动命令：genus -f script.tcl  或  genus -gui

输入格式：RTL（Verilog/VHDL）、标准单元库（.lib/Liberty）、设计约束（SDC）

输出格式：门级网表（Verilog netlist）、综合后约束（SDC）、面积/时序/功耗报告

说明：Genus是Cadence的逻辑综合工具，依据时序、面积、功耗等约束将RTL描述映射为目标工艺下的门级网表，支持物理感知综合（Physical-Aware Synthesis），是数字IC从前端设计迈向物理实现的关键转换工具。

Innovus Implementation System

定位：数字实现平台（Digital Implementation Platform），不应简单定位为"P&R工具"：其能力覆盖布局（Placement）、时钟树综合（CTS）、布线（Routing）、多目标物理优化（Optimization）、签核级ECO（Signoff ECO）、IR Drop分析、电迁移（EM）分析及并发优化（Concurrent Optimization）等完整数字后端实现环节。

对标/关联：对标Synopsys IC Compiler II（ICC2）/Fusion Compiler。

启动命令：innovus -f script.tcl  或  innovus -gui

输入格式：门级网表、物理库（LEF/Liberty）、SDC约束

输出格式：GDSII/OASIS版图、SPEF寄生文件、签核级时序/功耗/IR Drop报告

说明：Innovus是Cadence数字实现平台，覆盖范围远超传统意义上的"布局布线（P&R）工具"：除布局规划、时钟树综合、布线外，还包括多目标物理优化（同时兼顾时序/功耗/信号完整性）、签核级ECO修复（Signoff ECO，对应签核阶段时序/电源违例的自动修复）、IR Drop（电源压降）分析、EM（电迁移）分析，以及贯穿综合-布局-布线全流程的并发优化（Concurrent Optimization，即各环节之间相互感知反馈而非串行割裂）。在大规模、低功耗、多电压域设计场景下具备较强能力，常与Pegasus物理验证、Quantus寄生提取高度集成形成完整后端签核闭环。

Joules RTL Power Solution

定位：RTL级功耗分析与优化工具。

启动命令：joules -f script.tcl

输入格式：RTL源码、活动率估算（可基于仿真或Vectorless）

输出格式：RTL级功耗分析报告、低功耗结构优化建议

说明：Joules在RTL阶段提供早期功耗分析与结构级优化能力，帮助设计团队在综合之前及早发现功耗热点并进行架构调整，是Cadence"早期功耗收敛"理念的代表性产品，弥补了门级功耗分析（Voltus）介入时机偏晚的问题。

Cerebrus Intelligent Chip Explorer

定位：AI驱动的芯片设计参数自动优化与流程自动化平台。

对标/关联：对标Synopsys DSO.ai。

启动命令：cerebrus -f setup.tcl  （集成于Genus/Innovus运行环境内调度）

输入格式：综合/布局布线脚本与参数空间定义、PPA优化目标

输出格式：自动探索后的最优参数配置方案、PPA对比报告、自动化流程运行记录

说明：Cerebrus利用机器学习技术自动探索综合、布局布线等环节中的设计空间与参数组合，自动寻找更优的PPA（性能-功耗-面积）配置并实现流程自动化，是Cadence在AI辅助芯片设计方向的代表性产品。

六、静态时序与功耗签核

时序收敛与功耗优化是数字IC设计签核（Sign-off）前必须完成的关键分析环节，Tempus与Voltus构成了Cadence后端签核分析的核心组合。

Tempus Timing Signoff Solution

定位：门级静态时序分析（STA）签核工具家族，类似PrimeTime在Synopsys体系中的地位——Tempus并非只有基础STA一项能力，而是包括Tempus（基础STA）、Tempus SI（信号完整性/串扰噪声分析）、Tempus ECO（自动化时序/功耗修复）及分布式时序分析架构（Distributed Timing Analysis，用于并行加速海量工艺角/模式组合分析）的整套家族。

对标/关联：对标Synopsys PrimeTime家族（PrimeTime/SI/PX/ECO/DMSA）。在很多企业中，工程师所说的"跑Tempus"实际上调用的就是这一整套家族产品。

启动命令：tempus -f sta.tcl  （启用SI分析：tempus -f sta_si.tcl）  （分布式模式：tempus -distributed -f sta.tcl）

输入格式：门级网表（Verilog）、单元库（Liberty）、SDC约束、SPEF寄生文件

输出格式：时序违例报告、时序签核数据库、串扰/噪声分析报告（SI模式）、ECO修复网表

说明：Tempus是Cadence的门级静态时序签核工具家族，基于约束（SDC）对设计的建立/保持时间、时钟域交互等时序路径进行全面分析，支持多模式多工艺角（MMMC）分析。家族下设：①Tempus（基础STA引擎）；②Tempus SI（Signal Integrity，提供串扰延时/功能噪声分析及OCV/AOCV/POCV可变性建模）；③Tempus ECO（在签核分析后自动进行时序/功耗ECO修复，减少人工迭代）；④分布式时序分析架构（Distributed Timing Analysis，支持跨多计算节点并行处理海量工艺角与模式组合，大幅缩短超大规模设计的签核分析时间）。这一整套家族共同构成了数字IC物理实现完成后时序签核的核心工具链，地位类似于Synopsys体系中的PrimeTime整套家族。

Voltus IC Power Integrity Solution

定位：功耗与电源完整性分析工具，覆盖Dynamic IR（动态电源压降）、Static IR（静态电源压降）、EM（电迁移）及电源网络（Power Grid）分析等完整电源完整性签核能力。

对标/关联：对标Synopsys PrimePower（PrimeTime PX）。

启动命令：voltus -f power.tcl

输入格式：门级网表、单元库、活动率文件（SAIF/VCD/FSDB）、SPEF、电源网络（Power Grid）定义

输出格式：动态/静态功耗报告、Dynamic IR/Static IR分析报告、EM违例报告、电源网络（Power Grid）压降分布图、功耗热点分布图

说明：Voltus提供门级功耗分析及电源网络完整性分析能力，具体包括：①Dynamic IR——基于开关活动的瞬态电源压降分析；②Static IR——基于平均电流的静态电源压降分析；③EM（电迁移）——评估电源网络互连线的电流密度可靠性；④Power Grid分析——对整体电源网络（包括Power/Ground Mesh、通孔/Via阵列）的健壮性进行评估。支持基于仿真活动率的精确分析及无激励（Vectorless）功耗估算，帮助设计团队在签核阶段验证功耗预算及电源网络可靠性。

Liberate Trio (Characterization Suite)

定位：标准单元库、I/O接口及存储器单元表征核心工具。

对标/关联：对标Synopsys SiliconSmart。

启动命令：liberate -gui  或  lc -f characterize.tcl

输入格式：单元SPICE/Spectre网表、工艺模型、表征条件配置（电压/温度/负载）

输出格式：时序/功耗/噪声模型（Liberty .lib文本格式）

说明：Liberate通过对标准单元、I/O单元、存储器位单元等基础IP进行SPICE级特征化仿真，提取时序、功耗、噪声等Liberty模型数据，为后续综合（Genus）、时序分析（Tempus）等工具提供准确的单元级模型，是单元库开发流程的核心特征化工具。

七、物理验证与寄生参数提取

该类工具用于在版图完成后验证设计规则与电气一致性，并提取版图寄生效应以支撑精确的时序与信号完整性分析。Pegasus是Cadence当前主推的新一代物理验证平台，PVS与Assura的相关能力已逐步被取代。

Pegasus Verification System

定位：新一代物理验证平台，覆盖DRC、LVS、DFM、Pattern Matching（图形匹配/制程热点检测）、Coloring（多重曝光分色检查）、Fill（金属填充）等能力，并采用Multi Thread（多线程）并行架构以支撑先进工艺节点下的超大规模版图验证。

对标/关联：对标Synopsys IC Validator，同时也是Cadence对自身历史产品Calibre竞品定位的回应；Pegasus的DRC/LVS/DFM/Pattern Matching/Coloring/Fill能力分别对应不同子应用，应视为套件级对标。

启动命令：pegasus -drc -i runset.drc  /  pegasus -lvs -i runset.lvs  /  pegasus -drc -mt 32 -i runset.drc  （Multi Thread并行模式）

输入格式：GDSII/OASIS版图、设计规则文件（Runset）、参考网表（用于LVS）

输出格式：DRC违例数据库、LVS比对报告、DFM/Pattern Matching/Coloring/Fill分析报告

说明：Pegasus是Cadence新一代高性能、高容量物理验证平台，覆盖范围不仅限于传统DRC/LVS检查，还包括：DFM（可制造性优化分析）、Pattern Matching（基于图形库的制程热点/易失败图形检测）、Coloring（多重曝光技术下的分色一致性检查，先进工艺节点常见需求）及Fill（满足密度规则的金属填充）。Pegasus采用Multi Thread多线程并行计算架构，以应对先进工艺节点下版图规模急剧膨胀带来的验证性能挑战，能够与Innovus高度集成，实现"签核即验证"的设计闭环，是数字与定制设计物理签核流程的核心工具。

PVS (Physical Verification System)  （Legacy Product，已逐步被Pegasus取代）

定位：传统物理验证工具（历史产品）。

对标/关联：已逐步被Pegasus Verification System取代，目前主要用于维护存量旧项目。

启动命令：pvs -drc -i runset.pvl

输入格式：GDSII/OASIS版图、设计规则文件

输出格式：DRC/LVS违例报告

说明：PVS是Cadence早期的物理验证工具，提供DRC/LVS检查能力。随着Pegasus Verification System的推出，PVS已逐步退出主流推广路线，新项目通常直接选用Pegasus，PVS目前主要用于维护早期项目。

Quantus QRC / Quantus Field Solver

定位：寄生参数提取工具，覆盖RC寄生提取、耦合（Coupling）电容分析、电迁移（EM）合规性检查、多RC Corner批量提取及高精度3D场求解局部建模。

对标/关联：对标Synopsys StarRC（QRC部分）与QuickCap（Field Solver部分）。

启动命令：quantus -cmd extract.cmd  （多Corner：quantus -cmd extract.cmd -corner_list corners.txt）  （场求解模式：quantus -fieldsolver -i layout.gds）

输入格式：GDSII/OASIS版图、LVS网表、工艺寄生模型、电迁移规则文件、多RC Corner定义、（场求解模式）局部版图结构

输出格式：寄生网络文件（SPEF/DSPF，可按Corner分别输出）、耦合电容报告、电迁移（EM）违例报告、（场求解模式）高精度局部寄生提取结果

说明：Quantus QRC基于规则对全芯片版图进行RC寄生参数提取，生成SPEF/DSPF寄生网络模型，供Tempus时序分析及SPICE仿真使用。除基础RC提取外，Quantus还提供耦合（Coupling）电容专项分析（用于评估串扰风险）、电迁移（EM）合规性检查（评估互连线电流密度可靠性），并支持针对多个RC Corner（不同工艺偏差条件）的批量提取以满足多角度签核需求。Quantus Field Solver则采用三维场求解方法对关键单元、互连结构进行高精度局部建模，作为QRC等基于规则提取工具的精度校准参考，二者共同构成Cadence寄生提取产品矩阵。

Assura  （历史产品，部分能力已被Pegasus/Quantus取代）

定位：传统物理验证与寄生提取工具（历史产品）。

对标/关联：DRC/LVS能力已逐步被Pegasus取代，寄生提取能力已逐步被Quantus取代。

启动命令：assura -? -DRC runset.rul

输入格式：GDSII版图、设计规则文件

输出格式：DRC/LVS违例报告、寄生提取结果

说明：Assura是Cadence早期的物理验证与寄生提取工具套件，历史上长期与Virtuoso深度集成用于全定制设计的签核验证。随着Pegasus与Quantus的推出，Assura的相关能力已逐步被取代，目前主要见于存量PDK及旧项目流程。

八、形式验证与静态分析

形式验证通过数学方法证明设计在不同抽象层级或不同修改前后的功能等价性；静态分析则在不运行仿真的前提下对RTL代码质量与结构完整性进行检查。Conformal与JasperGold构成了Cadence在该领域的核心产品组合。

Conformal Equivalence Checker

定位：形式验证工具，验证RTL与综合后网表的功能一致性。

对标/关联：对标Synopsys Formality。

启动命令：conformal -f verify.tcl  或  lec -gui

输入格式：参考设计（RTL）、实现设计（门级网表）

输出格式：等价性验证报告（Verified/Not Verified、不一致点列表）

说明：Conformal采用等价性检查（Equivalence Checking）技术，对比RTL与门级网表（或不同优化阶段网表）在功能上是否完全一致，无需仿真即可对综合、ECO等改动的正确性提供数学级别的保证；与动态门级仿真互补，而非替代，是数字IC签核流程中确保功能一致性的核心手段。

JasperGold Formal Verification Platform

定位：新一代形式验证平台（统一品牌），下设多个子应用（Apps），覆盖属性检查、连接性验证、低功耗验证等。

对标/关联：对标Synopsys VC Formal。

启动命令：jaspergold -f analysis.tcl

输入格式：RTL/网表、属性（Assertion/SVA）描述、连接性规约

输出格式：形式化验证报告（属性证明结果、连接性验证结果、覆盖率分析等）

说明：JasperGold本身是若干子应用的统一品牌，常见子应用包括：JasperGold Formal Property Verification App（通用SVA属性证明）、JasperGold Connectivity App（端到端连接性验证，常用于大规模SoC互联检查）、JasperGold Low-Power Verification App（低功耗结构形式化验证）、JasperGold Security Path Verification App（安全路径验证）及JasperGold Coverage Analyzer（形式化覆盖率分析，识别仿真验证死角）等，在不依赖测试激励的情况下对设计进行穷举式数学分析。

Conformal Low Power (CLP)

定位：低功耗结构静态/形式化验证工具。

对标/关联：对标Synopsys MVTools/VC LP。

启动命令：clp -f upf_verify.tcl

输入格式：UPF/CPF低功耗描述文件、RTL/门级网表

输出格式：低功耗结构验证报告（电源域、隔离单元、电平转换器等违例）

说明：Conformal Low Power对UPF/CPF描述的电源域划分、隔离（Isolation）单元、电平转换器（Level Shifter）、保持寄存器（Retention）等低功耗结构进行静态与形式化验证，是低功耗SoC设计验证流程中与动态仿真验证互补的手段。

Conformal CDC / Genus Lint

定位：RTL静态结构检查工具，覆盖CDC（时钟域交叉）、Lint（代码规范）等检查应用。

对标/关联：对标Synopsys SpyGlass（CDC/Lint部分）与VC Static。

启动命令：conformal -CDC -f check.tcl

输入格式：RTL源码、时钟域与复位域定义、检查规则集

输出格式：CDC/RDC/Lint结构性检查报告

说明：Conformal CDC专注于多时钟域、多复位域SoC设计中的跨域信号检查，识别潜在亚稳态风险与缺失同步器；配合Genus内置的Lint检查能力，共同构成Cadence在RTL静态结构检查领域对标SpyGlass/VC Static的产品组合。

九、可测性设计（DFT）与测试

可测性设计工具用于在芯片中插入测试结构并生成测试向量，以保障芯片量产测试的故障覆盖率与良率。

Modus DFT Software Solution  （统一品牌，下设DFT结构插入、ATPG测试向量生成、Diagnostics失效诊断等子产品）

定位：可测性设计（DFT）工具家族。

对标/关联：对标Synopsys TestMAX体系（DFT/ATPG/Advisor/Diagnosis）。

启动命令：modus -f insert_scan.tcl

输入格式：门级网表、DFT约束（扫描链/BIST配置）、故障模型定义

输出格式：插入扫描链/BIST后的网表、测试向量（STIL/WGL）、故障覆盖率与诊断报告

说明：Modus并非单一工具，而是Cadence统一的DFT产品品牌，主要包括：Modus DFT（扫描链插入、内建自测试BIST、压缩测试等结构插入能力）、Modus ATPG（自动测试向量生成）及Modus Diagnostics（量产失效芯片的故障定位与诊断分析），共同构成从DFT插入、测试向量生成到失效诊断的完整可测性闭环。

十、电磁、热与封装信号完整性

随着先进封装与3D-IC集成度的提升，电磁场求解与热仿真分析已成为系统级签核不可或缺的环节，相关能力主要来自Cadence收购Sigrity后整合的产品线。

Clarity 3D Solver

定位：3D Full-wave EM（三维全波电磁场）求解器，应用场景覆盖封装（Package）、PCB、连接器（Connector）及天线（Antenna）等多种三维电磁结构，而非笼统意义上的"EM Solver"。

启动命令：clarity3d -i model.cmod

输入格式：封装/PCB/IC互连/连接器/天线等三维结构模型

输出格式：S参数、寄生电感/电容提取结果、三维电磁场分布数据

说明：Clarity 3D Solver是Cadence的高性能三维全波（Full-wave）电磁场求解器，具体应用场景包括：封装（Package）基板的高速互连建模、PCB板级高速信号通道分析、连接器（Connector）的电气特性建模，以及天线（Antenna）结构的电磁性能仿真，覆盖高速接口、射频结构及先进封装中的信号完整性分析需求，是Sigrity产品线下的核心三维场求解仿真引擎之一。

Sigrity 套件（PowerSI / OptimizePI / SystemSI / XtractIM / PowerDC）

定位：Sigrity并非单一工具，而是Cadence封装/PCB信号与电源完整性分析的产品套件，下设多个专用子产品。

启动命令：powersi -i model.spd  /  optimizepi -i model.opi  /  systemsi -i channel.ssi  /  xtractim -i model.xim  /  powerdc -i model.pdc

输入格式：封装/PCB互连结构、电源网络拓扑、高速通道（Channel）拓扑、IBIS-AMI/SPICE模型

输出格式：S参数（PowerSI）、电源完整性优化报告（OptimizePI）、高速链路眼图/抖动分析（SystemSI）、互连寄生提取结果（XtractIM）、直流压降/电流密度分析（PowerDC）

说明：Sigrity是Cadence在封装/PCB信号与电源完整性分析领域的产品套件，主要包括：①PowerSI——基于S参数的封装/PCB互连结构信号完整性分析；②OptimizePI——电源完整性（Power Integrity）优化与自动化分析；③SystemSI——面向高速串行/并行链路的系统级信号完整性分析（眼图、抖动、链路预算）；④XtractIM——互连寄生参数提取工具，常用于封装/PCB级寄生建模；⑤PowerDC——直流（DC）电源网络压降与电流密度分析。五者各有专门的应用场景，不应笼统合并为单一"Sigrity"工具描述，实际项目中工程师通常按需调用其中具体的子产品。

Celsius Thermal Solver

定位：芯片/封装/系统级热仿真工具。

启动命令：celsius -i thermal_model.cel

输入格式：芯片功耗分布（来自Voltus）、封装/系统热边界条件

输出格式：温度分布图、热点分析报告

说明：Celsius Thermal Solver对芯片、封装及系统级结构进行热仿真分析，可联合Voltus的功耗分析结果进行芯片-封装-系统协同热设计，常用于先进封装与3D-IC场景下的散热可靠性评估。

十一、IP、PDK与支撑性工具

该类工具不直接承担某一具体设计环节，而是为前述各类工具提供PDK封装管理、云端部署等基础设施支撑。

Virtuoso PDK Kit / OpenPDK

定位：工艺设计套件（PDK）开发与管理框架。

启动命令：在Virtuoso环境内通过PDK管理工具加载与维护

输入格式：工艺设计规则、器件模型、PCell定义

输出格式：可分发的PDK数据包

说明：用于开发、打包与分发工艺设计套件（PDK），协助晶圆代工厂与设计公司之间PDK数据的标准化交付与版本管理，是模拟/定制IC设计生态的基础设施。

Cadence Cloud Passport

定位：EDA云端部署与许可证管理平台。

启动命令：cdns_cloud_passport -f deploy.cfg

输入格式：云端资源配置、许可证配置文件

输出格式：已部署的云端EDA运行环境

说明：用于在云端环境中部署与管理Cadence各类EDA工具及许可证，支持弹性算力调度，是云端EDA部署模式下的基础设施软件，类似于本地部署场景下的安装与许可证管理能力。

十二、工具一览汇总表

下表对全部工具的启动命令、输入/输出格式、所属类别及对标产品（主要对标Synopsys同类产品）进行了横向汇总，便于快速检索与比较（命令行参数为典型示例，具体以实际安装环境为准）：

十三、总结

综上所述，Cadence的EDA工具体系同样形成了覆盖芯片全生命周期的完整闭环：在前端，Genus与Innovus分别负责逻辑综合与数字后端实现；在仿真验证侧，Xcelium/Indago构成数字验证主力，Spectre家族（Accuracy/APS/X）构成模拟与FastSPICE仿真矩阵，Conformal/JasperGold提供形式化与静态验证能力；在物理实现与签核侧，Innovus、Pegasus、Quantus、Tempus、Voltus共同构成布局布线—物理验证—寄生提取—时序功耗签核的完整链条；在可测性与制造侧，Modus家族保障芯片量产良率；在硬件加速验证侧，Palladium与Protium分别提供仿真与原型验证能力；在先进封装侧，Integrity 3D-IC面向Chiplet时代提供系统级设计能力，并与Clarity 3D Solver、Celsius等电磁/热仿真工具协同；Cerebrus则代表了AI技术对芯片设计流程效率提升的探索方向，对标Synopsys DSO.ai。

整体而言，Cadence与Synopsys两大EDA厂商的产品体系在设计理念与流程覆盖上高度相似，均遵循"前端设计—逻辑综合—物理实现—验证签核—测试制造—先进封装"的芯片研发主流程，多数环节存在直接对标关系（如Genus对Design Compiler、Innovus对IC Compiler II、Tempus对PrimeTime、Pegasus对IC Validator等），但在具体实现技术、工具生态集成方式及部分细分领域（如Cadence在硬件仿真Palladium、模拟设计Virtuoso及封装信号完整性Sigrity/Clarity领域具有较强传统优势）上各有侧重。对于设计团队而言，理解两大厂商工具体系的对应关系及各自优势领域，是合理规划EDA工具链选型、降低跨厂商协作成本的重要前提。