一、概述

华大九天（Empyrean Technology，股票代码301269.SZ）成立于2009年，是国内规模最大、产品线最全、综合技术实力最强的本土EDA企业，其核心研发团队自20世纪90年代起即参与中国首款自主知识产权EDA系统"熊猫ICCAD系统"的研发，是中国EDA产业自主可控历程的核心参与者与见证者。经过十余年的自主研发与产业化积累，华大九天已形成覆盖模拟电路、存储电路、射频电路、平板显示电路设计全流程，以及数字电路设计部分环节、晶圆制造、先进封装设计的产品体系，公司官方将其战略目标表述为"成为全流程、全领域、全球领先的EDA提供商"。

与Synopsys、Cadence、Siemens EDA三大国际巨头相比，华大九天目前的优势领域集中在模拟/数模混合IC全定制设计（原理图、版图、仿真、物理验证、寄生提取一体化）以及平板显示电路设计（全球市占率长期保持领先）；数字电路设计方面已具备单元库特征化、逻辑综合、时序功耗优化等关键环节能力，但独立的数字布局布线（P&R）与专用DFT/ATPG工具仍是公开产品体系中的空白，公司在多份公开财报及投资者交流中明确将其列为2025-2027年重点补齐方向；晶圆制造与先进封装/3DIC领域，公司近两年通过自研新品（如Andes系列智能化平台、Argus 3DStac、Storm）持续扩展能力边界，同时保持与生态伙伴（如合见工软、芯华章）的技术协同。

需要特别说明的是：（1）本文依据公开资料（华大九天官网、公司财报、投资者调研纪要及行业媒体报道）系统梳理，工具的功能定位、集成关系及最新进展以2026年上半年前公开信息为准，具体版本能力请以官方最新文档为准；（2）与Synopsys等国际厂商不同，华大九天绝大多数工具以图形化界面（GUI）作为主要交互方式，公开资料中并未披露标准化的命令行调用语法，因此本文"调用方式"一栏采用对其交互模式的客观描述，而非具体命令行示例，请勿将其等同于官方命令；（3）华大九天曾于2025年3月宣布筹划收购专注于系统级仿真（SI/PI/电磁/电热/应力）的芯和半导体（Xpeedic），但该交易已于2025年7月正式终止，因此芯和半导体的Metis、Notus、XEDS、ChannelExpert、IRIS等产品目前并不属于华大九天产品体系，本文将其作为生态背景单独说明，不计入华大九天自有工具清单。

二、全定制模拟IC设计平台（Aether体系）

该类工具面向全定制（Full-Custom）模拟、数模混合信号及存储器电路的原理图绘制、版图设计与一体化仿真集成环境，是华大九天技术实力最强、产业化程度最高的产品线，也是公司模拟电路设计全流程EDA工具系统的核心入口平台。

Empyrean Aether  （原理图/版图一体化设计平台）

定位：基于Open Access数据格式的一站式数模混合信号IC设计平台，是模拟/定制IC设计流程的核心生产力工具。

对标/关联：对标Cadence Virtuoso，是华大九天在全定制模拟设计领域的旗舰产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，平台内含Design Manager（设计数据库管理）、dMan（版本管理）、Schematic Editor（原理图编辑器）、MDE/Advanced MDE（混合信号设计仿真环境）、Layout Editor（版图编辑器）及TCL脚本系统等子模块。

输入格式：工艺PDK（支持以Vcell为核心的ePDK及不断演进的iPDK标准）、EDIF/SPICE/Verilog网表、SPICE模型库

输出格式：版图数据（OpenAccess数据库、GDSII/OASIS）、原理图网表（SPICE/Verilog-A）、仿真配置数据

说明：Empyrean Aether是华大九天模拟电路设计全流程EDA工具系统的枢纽平台，提供原理图编辑、版图编辑及仿真集成环境三位一体的设计流程，并与电路仿真工具（Empyrean ALPS）、物理验证工具（Empyrean Argus）、寄生参数提取工具（Empyrean RCExplorer）以及功率器件可靠性分析工具（Empyrean Polas）等无缝集成，为用户提供完整、平滑、高效的一站式设计流程。工具支持层次化电路设计、实时电路规则检查（Realtime ERC）、继承连接及层次化线网追踪等功能。华大九天同时提供专业化的器件建模、PDK开发、物理验证规则及寄生参数抽取文件开发服务团队，协助客户打通生产与设计的桥梁，目前已与全球知名Foundry及Design House建立紧密合作，协助客户完成芯片流片数十亿颗。此外，公司还推出了基于Python的开放式生态扩展环境PyAether，面向电路设计自动化、PCell开发及流程定制提供脚本化二次开发接口。

Empyrean iWave

定位：电路仿真波形查看与分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，通常在Aether MDE仿真环境内联动调用。

输入格式：ALPS等仿真器产生的波形数据、测量结果文件

输出格式：波形显示（屏幕）、测量报告、标注图导出

说明：与Aether的混合信号设计仿真环境（MDE）及电路仿真工具Empyrean ALPS紧密集成，为模拟、数字及混合信号电路设计提供交互式波形查看、参数化测量与结果后处理能力，是模拟电路仿真结果分析的可视化工具，功能定位类似于国际厂商仿真平台中的波形查看器模块。

三、电路仿真工具（ALPS体系）

该类工具覆盖从晶体管级SPICE精确仿真到CPU-GPU异构加速大规模仿真的完整引擎体系，解决了大规模电路仿真中速度、容量与工艺角覆盖度之间的固有矛盾，是华大九天模拟及混合信号电路验证能力的核心支撑。

Empyrean ALPS  （Accurate Large capacity Parallel SPICE）

定位：高速高精度并行晶体管级电路仿真工具，是大规模电路版图后仿真的核心引擎。

对标/关联：对标Synopsys PrimeSim HSPICE/FineSim及Cadence Spectre系列产品定位。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可通过PrimeWave类似的仿真环境管理界面配置分析类型（DC/AC/瞬态/噪声等）并提交任务。

输入格式：SPICE网表（.sp/.cir）、工艺模型库、激励文件

输出格式：波形数据、测量结果、仿真日志

说明：基于创新的智能矩阵求解算法与高效并行技术，支持数千万元器件规模的电路仿真和数模混合信号仿真，突破了传统SPICE仿真工具在大规模后仿真场景下速度与容量的瓶颈，仿真速度较传统仿真工具有显著提升，是华大九天模拟电路设计全流程EDA工具系统中电路仿真的核心组件。

Empyrean ALPS-GT  （异构仿真系统）

定位：基于CPU-GPU异构平台的电路仿真系统。

对标/关联：在超大规模电路仿真定位上对标Synopsys PrimeSim XA/FineSim及同类GPU加速仿真方案。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：SPICE网表、工艺模型库

输出格式：波形数据、仿真摘要报告

说明：将传统基于CPU的电路仿真拓展至CPU-GPU异构算力体系，针对GPU架构特点设计了适配的数据存储结构、矩阵求解算法及高效的CPU-GPU任务调度算法。相比传统纯CPU仿真工具，ALPS-GT在超大规模电路仿真验证效率上有大幅改善，有助于解决先进工艺设计的仿真验证瓶颈，被公司官方称为业界领先产品之一，是华大九天在AI驱动/异构算力EDA方向的代表性成果。

此外，ALPS体系针对射频电路与平板显示电路分别衍生出Empyrean ALPS RF与Empyrean ALPS FPD两个专用分支（详见本文第七、六节），并已支持面向先进封装/3DIC场景的跨工艺节点（Multi-Technology）联合仿真能力（详见第九节）。

四、物理验证、寄生提取与可靠性分析

该类工具用于在版图完成后验证设计规则与电气一致性，提取版图寄生效应以支撑精确的仿真与时序分析，并针对功率器件、电源网络等场景提供专用可靠性分析能力，是华大九天Signoff级签核能力的核心构成。

Empyrean Argus

定位：新一代纳米级芯片层次化并行物理验证工具，覆盖DRC（设计规则检查）、LVS（版图与电路一致性检查）等核心物理验证功能。

对标/关联：对标西门子（Mentor）Calibre物理验证套件。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可无缝集成于Aether、Skipper等设计与版图处理平台内联动调用。

输入格式：版图数据（GDSII/OASIS）、设计规则文件、参考网表（用于LVS）

输出格式：DRC/LVS违例数据库、检查报告

说明：Argus根据不同设计类型版图的特点进行了专门优化：针对存储、传感器等设计中的大规模重复单元阵列，通过高性能版图预处理技术缩短大规模版图验证时间；针对模拟版图设计中的复杂图形，通过高精度扫描线技术实现高精度检查与器件提取；针对CIS类设计，通过阵列重构与图形（Pattern）识别技术大幅降低冗余违例数量级。Argus已全面覆盖模拟、射频、存储、数字、面板等各类芯片设计与制造环节，并延伸至先进封装（Argus-PKG）与3DIC（Argus 3DStac）领域，在面板领域占据中国超95%的市场份额，是事实上的Signoff标准；在大规模数字及数模混合IC领域通过层次化与并行算法创新实现2-5倍以上性能提升；已通过三星、XFab等海外晶圆厂认证，国内主要晶圆厂均与其保持规则迁移合作。

Empyrean RCExplorer

定位：寄生参数提取工具，面向Signoff阶段的高精度寄生提取需求。

对标/关联：对标Synopsys StarRC及西门子（Mentor）Calibre xRC。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可集成于Aether平台并输出用于寄生反标与分析的Extracted View数据。

输入格式：版图数据（GDSII/OASIS）、LVS网表、工艺寄生模型

输出格式：含寄生参数的电路网表（SPEF/DSPF类似格式）、点到点寄生参数计算及时延分析结果

说明：支持对模拟电路进行晶体管级和单元级的后仿网表提取，同时提供点到点寄生参数计算和时延分析功能；内置高精度场求解器，具备三维高精度提取和准三维快速提取两种模式，满足不同精度与效率需求的组合。工具紧密集成于可靠性分析工具Empyrean Patron，为EM/IR、自热等可靠性分析提供后端寄生数据支撑。数字电路场景下的RCExplorer采用多线程与多机并行技术，用于大规模数字电路设计的高精度寄生参数快速提取。

Empyrean ADA

定位：版图寄生参数分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：版图数据、RCExplorer提取的寄生网络

输出格式：寄生参数定位分析视图、问题定位报告

说明：广泛应用于模拟/模拟数字混合设计版图寄生参数分析场景，帮助模拟IC前端及后端设计人员快速定位由寄生参数引起的性能或时序问题，是Aether/RCExplorer后端签核数据与前端设计调试之间的分析桥梁工具。

Empyrean Skipper

定位：海量版图高效处理平台，提供版图显示、查看、编辑及IP合并（IP Merge）能力。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：超大规模版图数据（GDSII/OASIS）、多个IP版图数据源

输出格式：合并后的版图数据、返标（Cross-Probing）分析视图

说明：支持超大规模版图数据的快速读取与显示，IP Merge功能支持通过图形化界面或脚本方式快速完成IP合并；同时集成了Argus/FlashLVL验证能力，可对合并后的版图进行验证并快速返标，是大规模SoC及先进封装场景下版图集成与海量数据处理的关键基础设施工具。

Empyrean Polas

定位：功率器件（Power IC）可靠性分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：功率器件版图、器件电气/热参数配置

输出格式：导通电阻（Rdson）、电迁移（EM）及温度分布分析报告

说明：提供专注于Power IC设计的多种产品性能分析模块，高效支持功率器件可靠性分析等应用，能够对多管串联等复杂功率器件结构的Rdson分布与EM风险进行细致评估，是分立器件与电源管理芯片设计可靠性保障的重要工具，已获得韦尔股份等功率器件设计公司的实际应用验证。

Empyrean Patron

定位：晶体管级电源完整性分析工具，聚焦模拟芯片的电源完整性检查。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：RCExplorer提取的寄生数据、版图数据

输出格式：动态EM/IR分析报告、自热效应报告、多状态EM/IR检查报告

说明：主要提供动态EM/IR、自热效应和多状态EM/IR分析能力，工具轻量化且具备快速可视化界面，支持版图反标功能，配置简单、易于上手，已获得Diodes等国际客户的正面评价与采用。

五、数字电路设计EDA工具

华大九天数字电路设计EDA工具目前为数字电路设计流程的部分关键环节提供解决方案，覆盖单元库特征化、逻辑综合、时序功耗优化、时钟质量分析及数字物理验证/寄生提取等环节；独立的数字布局布线（Place & Route）与专用可测性设计（DFT/ATPG）工具截至公开资料整理时点仍是产品线空白，公司多份财报及投资者交流材料中均将其列为2025-2027年重点补齐方向（详见第十一节）。

Empyrean Liberal  （含 Liberal Mem / Liberal IP）

定位：单元库特征化提取工具及其存储器、混合信号IP扩展版本。

对标/关联：对标Synopsys SiliconSmart及Cadence Liberate。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：单元/存储器/混合信号IP的SPICE网表、工艺模型、表征条件配置

输出格式：标准单元库时序/功耗特征化模型（.lib类文本格式）

说明：Empyrean Liberal提供一套自动提取标准单元库时序和功耗特征化模型的解决方案，用于数字电路设计的时序和功耗分析。其扩展版本Liberal Mem（存储器电路特征化）与Liberal IP（混合信号电路模块特征化）采用静态分析与动态仿真相结合的创新方法进行特征化建模，相较常规基于全电路仿真的特征化方式实现了10倍以上的速度提升，公司近期发布的基于GPU平台的单元库特征化提取能力进一步提升了大规模库表征的效率。

Empyrean Qualib

定位：单元库/IP质量验证工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：单元库/IP的.lib模型、版图、网表数据

输出格式：库/IP质量分析验证报告

说明：提供全面的单元库/IP质量分析验证方案，为高质量完成设计并达成设计指标提供保障。该工具已于2023年获得ISO 26262 TCL3与IEC 61508 T2国际标准认证证书，具备支持汽车安全完整性最高ASIL D级别芯片设计所需的库质量保障能力，是华大九天切入车规芯片设计生态的重要认证成果。

Empyrean ApexSyn

定位：逻辑综合工具，实现从RTL设计到门级网表的自动综合。

对标/关联：对标Synopsys Design Compiler/Fusion Compiler及Cadence Genus。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：RTL（Verilog/VHDL）、标准单元库、设计约束

输出格式：门级网表、扫描链插入后网表、面积/时序/功耗报告

说明：实现了从RTL设计到门级网表的自动综合、扫描链电路插入，以及对设计性能、面积和功耗的多目标优化，是补齐华大九天数字设计与实现流程的重要环节，2023年正式推出并已在多家客户实现应用落地。工具支持多种LogicWare设计组件，提升了工具易用性并改善了密集型数据通路设计的结果质量。

ICExplorer-XTop

定位：时序功耗优化工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级网表、单元库、SDC类约束、寄生数据

输出格式：优化后网表、建立时间/保持时间/瞬变时间/漏电功耗优化报告

说明：针对先进工艺、大规模设计和多工作场景下的时序收敛难题，提供一站式时序功耗优化解决方案，涵盖建立时间、保持时间、瞬变时间和漏电功耗优化等多个维度，是数字后端时序收敛环节的核心工具之一。

ICExplorer-XTime

定位：高精度时序仿真分析工具。

对标/关联：在晶体管级/高精度时序分析定位上对标Synopsys NanoTime。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级/晶体管级网表、工艺模型、约束文件

输出格式：高精度时序分析报告

说明：面向先进工艺和低电压设计提供高精度时序仿真分析方案，有效解决了先进工艺和低电压设计条件下传统静态时序分析方法难以准确评估时序裕量和设计可靠性的难题，与ICExplorer-XTop共同构成华大九天在时序signoff方向的核心能力组合。

Empyrean ClockExplorer

定位：时钟质量检视与分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级网表、时钟树结构数据、约束文件

输出格式：时钟质量分析报告

说明：提供一站式时钟分析和质量检查解决方案，可在时钟树综合前后进行时钟结构质量评估，减少时钟树综合前后端的反复迭代次数，提升时钟设计效率，是数字后端时序收敛流程中的专用分析工具。

Andes 2.0  （数字设计自动化平台）

定位：AI驱动的数字设计自动化平台，2025年三季度发布的新一代产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：数字设计流程脚本与参数空间、多线程运行环境配置

输出格式：算法与多线程性能优化后的设计运行结果

说明：Andes 2.0聚焦算法与多线程性能优化，是华大九天"Andes系列智动化平台"在数字电路设计领域的代表产品，体现了公司将AI/自动化技术引入EDA工具链、提升大规模数字设计运行效率的技术路线。Andes系列在模拟（AndesAMS）及平板显示（AndesFPD）领域也有对应产品发布（详见第六节），体现出公司AI+EDA战略在多条产品线上的横向复用。

数字物理验证与数字寄生参数提取分别复用本文第四节所述的Empyrean Argus（面向大规模数字电路的层次化并行验证）与Empyrean RCExplorer（数字场景下的多线程多机并行提取），二者已针对数字电路的规模特点做了专项优化，显著提升了大规模数字电路验证与提取的周期效率。此外，公司公开资料中亦提及形式化属性验证工具、组合逻辑等价性验证工具及形式化规则集检查工具等静态/形式化验证能力，但截至资料整理时点尚未见明确独立品牌名称对外发布，功能定位大致对应Synopsys Formality/VC Formal及VC Static一类工具。

六、平板显示电路设计全流程EDA工具系统

平板显示（FPD）电路设计是华大九天技术优势最为突出的领域之一，官方资料显示其在显示面板EDA工具全球市占率长期保持第一，是国内90%以上平板显示企业及海外顶尖终端厂商的实际选用工具，已形成从器件建模到版图验证的自主全流程能力。

Empyrean XModel FPD

定位：平板显示电路设计器件模型提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：器件测试数据、工艺参数

输出格式：Global/Binning/Corner/统计模型及Hysteresis/Stress可靠性模型

说明：继承原Esim FPD Model工具的器件自有建模机理，新增四端器件和可靠性模型解决方案，实现了器件数据分析、模型提取、模型验证的全流程功能；内置业界标准RPI A-Si、RPI Poly-Si模型及公司基于先进工艺器件物理特性自研的紧凑模型，可满足平板显示电路设计的仿真需求。

Empyrean Aether FPD / Aurora FPD

定位：平板显示电路设计原理图与版图编辑工具及其升级产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板显示电路原理图、异形版图设计规则

输出格式：平板显示版图数据、原理图网表

说明：Aether FPD适用于平板显示电路设计的相关环节，特别针对异形平板显示电路设计提供高效专用解决方案；升级产品Aurora FPD在核心数据库和版图编辑方面进行了技术升级，提升了版图编辑与显示性能，增强了触控面板（TP）设计、极窄边框设计功能和易用性，并优化了OLED面板布线技术。

Empyrean ALPS FPD

定位：平板显示电路设计电路仿真工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板显示电路网表、大规模像素阵列结构数据

输出格式：波形数据、仿真报告

说明：面向大尺寸、高清分辨率平板显示设计中晶体管与寄生器件数量急剧增加的挑战，能够处理数千万个元器件规模的设计，通过智能矩阵求解、多核并行及内存管理等技术，在保持SPICE精度的前提下突破了平板显示电路的仿真速度与容量瓶颈，可精确仿真像素电流、串扰效应和动态IR-drop等平板特有效应。

Empyrean Argus FPD

定位：平板显示电路设计物理验证工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图数据、平板专用设计规则

输出格式：DRC违例报告

说明：根据平板显示电路设计特点开发的层次化并行物理验证工具，提供圆弧处理、伪错去重等平板设计特色解决方案，凭借这些能力已占领中国超95%的平板物理验证市场份额，成为面板领域事实上的Signoff标准工具。

Empyrean RCExplorer FPD

定位：平板显示电路设计寄生参数提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图数据、触控/显示层工艺参数

输出格式：像素级/触控面板/液晶电容等寄生参数提取结果

说明：为用户提供高精度平板显示电阻电容提取方案，涵盖像素级电阻电容提取、触控面板电阻电容提取和液晶电容提取等平板显示领域特有的寄生提取需求。

Empyrean Artemis FPD

定位：平板显示电路设计可靠性分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图与寄生数据、电源网络结构

输出格式：可靠性分析报告

说明：是平板显示电路设计专用的可靠性分析解决方案，与模拟电路领域的Polas/Patron形成呼应，针对平板显示器件与电源网络的特有失效机理提供专项分析能力。

AndesFPD

定位：面向平板显示电路设计的智能化设计平台。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：异形OLED面板设计数据、设计规则

输出格式：优化后的版图设计方案

说明：公司披露该平台可将异形OLED面板设计周期从4-6周缩短至1周以内，同时使良率提升2%-5%，是Andes系列智动化平台在平板显示领域的落地成果，体现了AI辅助设计技术在提升平板显示复杂版图设计效率方面的实际效果。

七、射频电路设计全流程EDA工具系统

华大九天根据化合物工艺射频电路设计的特殊性，发布了国内目前唯一的化合物半导体射频电路设计全流程EDA工具系统，涵盖射频模型提取、原理图编辑、版图编辑、电路仿真及物理验证等关键环节，并通过开放标准接口集成合作伙伴的电磁场仿真工具，贯通了射频电路设计全流程。

Empyrean XModel RF

定位：射频模型提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频器件测量数据（电容、电感、晶体管等）

输出格式：射频器件模型（Global/Corner/统计模型）

说明：聚焦射频模型参数提取的各个环节，实现器件测量、模型提取、模型验证等全部功能，支持CMOS、化合物半导体等不同工艺，以及电容、电感、晶体管等多种器件类型的射频模型提取。

Empyrean Aether MW

定位：化合物射频电路设计平台。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频电路原理图、化合物工艺PDK

输出格式：射频版图、综合优化后的电路参数

说明：根据化合物射频电路的设计特点，开发了原理图编辑、版图编辑、射频电路综合、射频数据显示与分析以及射频通用元器件库等工具模块，并支持射频电路的优化、调谐与统计分析，解决了化合物射频电路从原理图到版图各环节的设计问题。

Empyrean ALPS RF

定位：射频电路仿真工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频电路网表、频域/时域激励设置

输出格式：大信号/小信号/声分析等仿真结果

说明：以频域、时域两大核心算法引擎为基础，实现大信号、小信号以及声分析等完整的射频仿真功能，满足射频电路设计的复杂仿真需求，并采用自主研发的高性能求解引擎大幅提高射频电路设计的仿真效率。

Empyrean Argus（射频专用规则集）

定位：射频电路物理验证工具，是Argus平台针对射频电路设计特点的技术升级与性能调优版本。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频版图数据、射频专用设计规则

输出格式：DRC/器件提取报告

说明：在通用Argus平台基础上针对射频电路设计特点进行技术升级和性能调优，实现更加精确的检查及器件提取功能，为用户提供Signoff级别的验证服务，配合易用的调试功能帮助用户快速定位版图设计错误，加速验证过程并缩短射频电路设计周期。

八、晶圆制造EDA工具

该类工具面向晶圆制造厂的工艺开发与IP设计需求，覆盖器件建模、光刻掩模版布局、参数化单元开发以及工艺诊断分析等环节，是华大九天连接IC设计与晶圆制造两端的重要产品线，也是公司近两年新品发布最为密集的方向之一。

Empyrean Demeter

定位：IBIS模型建模工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：缓冲器（Buffer）测量或仿真数据

输出格式：IBIS模型文件

说明：实现从IBIS模型提取、整合、语法检查到精度验证的全流程功能，广泛应用于DRAM、SerDes、模数/数模转换器等各类缓冲器的模型提取工作，是晶圆制造厂向下游设计客户交付标准化IO模型的重要工具。

Empyrean Mage

定位：光刻掩模版布局设计工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：待拼版芯片版图数据、掩模版尺寸约束

输出格式：优化后的掩模版拼版方案

说明：实现一次曝光尽可能多的芯片，从而减少曝光次数、降低机台损耗，并优化晶圆布局以获得最高的晶圆利用率，为光刻掩模版布局设计提供完备高效的解决方案。

Empyrean GoldMask Viewer

定位：掩模版数据查看和分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：掩模版生产数据

输出格式：掩模版检测阶段参考数据、分析报告

说明：主要用于掩模版实际生产前的数据检查分析，可产生掩模版检测阶段所需的参考数据，为掩模版数据分析提供完备高效的解决方案。

Empyrean Hail PCM

定位：参数化版图单元（PCell）开发工具。

对标/关联：在PCell开发定位上对标Synopsys PyCell Studio。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，基于Python语言提供API进行PCell开发。

输入格式：Python PCell脚本、工艺规则文件

输出格式：参数化版图单元（PCell View）

说明：基于Python语言提供丰富的参数化版图单元API，支持用户通过编写Python代码开发设计PCell，创建和修改几何图形、实例等版图对象，是工艺PDK开发与维护环节的核心生产工具。

OptimusPro

定位：光学临近效应优化（OPC）工具，2025年三季度发布的新品，适配先进工艺节点。

对标/关联：在OPC定位上对标Synopsys Proteus、西门子（Mentor）Calibre OPC等主流光学邻近校正工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：设计版图数据、光刻工艺模型

输出格式：OPC校正后的掩模版数据

说明：面向先进工艺节点的光学临近效应校正需求推出，是华大九天在晶圆制造EDA工具中光刻相关能力方向的最新扩展，标志着公司正逐步从传统的模型提取、掩模拼版等环节向光刻仿真与校正这一技术壁垒更高的领域延伸。

Vision+

定位：工艺诊断与可视化平台，2025年三季度发布的新品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：晶圆制造工艺数据、版图与工艺关联数据

输出格式：工艺诊断可视化报告

说明：强化了晶圆制造分析功能，是华大九天"版图与工艺诊断分析平台"产品方向的迭代升级版本，用于帮助晶圆厂工艺工程师及IP开发团队更高效地定位工艺相关问题，是公司晶圆制造EDA工具体系持续完善的最新体现。

此外，华大九天晶圆制造EDA工具体系还包括存储器编译器开发工具（用于快速生成可供设计团队调用的Memory Compiler工具包）以及此前已发布的单元库/存储器/混合信号IP特征化提取工具（Liberal系列，详见第五节）与单元库/IP质量验证工具（Qualib，详见第五节），二者同时服务于设计侧与制造侧客户，体现了公司产品在设计-制造两端的复用与协同。

九、先进封装与3DIC设计EDA工具

随着摩尔定律放缓，Chiplet（芯粒）异构集成与2.5D/3D先进封装已成为延续算力提升的重要技术路径。华大九天在该领域持续投入自研，形成了覆盖自动布线、物理验证与原理图版图编辑的先进封装/3DIC工具组合，据公司披露该产品线已可将高端AI芯片、GPU等Chiplet设计的人工设计周期缩短60%以上。

Storm

定位：先进封装自动布线工具。

对标/关联：在先进封装自动布线定位上对标Synopsys 3DIC Compiler及Cadence Integrity 3D-IC相关布线能力模块。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：多芯片（die）版图、中介层/RDL工艺规则、Bump坐标数据

输出格式：先进封装互联布线版图

说明：面向业界主流的先进封装硅基工艺和有机RDL（ReDistribution Layer，重布线层）工艺，实现了多芯片间的大规模互联布线、高密度逃逸式布线以及大面积电源地平面布线等功能，解决了先进封装版图设计中因高密度I/O管脚导致传统手动布线耗时巨大的行业痛点。

Argus-PKG

定位：先进封装物理验证工具。

对标/关联：在先进封装物理验证定位上对标Synopsys 3DIC Compiler内建验证能力及同类先进封装Signoff方案。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，与Storm深度耦合，支持设计期间的快速局部规则检查。

输入格式：先进封装异形版图、多芯片系统连接关系定义

输出格式：先进封装DRC/连接性检查报告

说明：采用异形版图处理、容差处理、异构多芯片整合以及系统连接关系检查等关键核心技术，突破了先进封装转接板中电源地信号开路真假难辨的技术难题；与先进封装自动布线工具Storm深度耦合，使用户可在版图设计期间即按局部区域和检查项目进行快速设计规则检查，实现了"验证前移"，整体校错精度与效率均得到大幅提升。

Aether 3DIC

定位：面向3DIC设计的原理图和版图编辑工具，公司2024年年报披露的新推出产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：3DIC堆叠结构定义、多芯片原理图/版图数据

输出格式：3DIC系统级版图数据

说明：是Aether平台针对3D堆叠、多芯片协同设计场景的专用扩展，用于支撑3DIC设计中跨芯片、跨工艺节点的原理图与版图协同编辑需求。

Argus 3DStac（Argus3DIC）

定位：3D堆叠界面版图物理验证工具，公司2024年年报及2025年半年报披露的新品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：3D堆叠芯片界面版图数据、键合结构定义

输出格式：3D堆叠界面验证报告

说明：填补了国内高端3DIC设计工具的空白，支持2.5D/3D异构集成封装的全链路验证，是Argus平台面向3DIC堆叠键合界面这一特殊验证场景的专用产品，与Storm、Argus-PKG共同构成华大九天先进封装/3DIC全流程验证能力的核心组合。

在仿真层面，电路仿真工具Empyrean ALPS已支持跨工艺节点（Multi-Technology）联合仿真能力，可满足3DIC设计中不同芯片（Die）分别采用不同工艺节点时的协同仿真需求，与上述版图设计与物理验证工具共同构成华大九天先进封装/3DIC设计的完整技术闭环。

十、生态协同、投资并购与外部合作

鉴于EDA工具链条极长、单一厂商短期内难以实现全环节自主覆盖，华大九天近年来积极通过生态合作、战略投资与并购尝试相结合的方式补齐能力短板，以下产品/合作严格意义上并非华大九天自有产品，特单列说明其边界，以避免与前述自有工具体系混淆。

与合见工软（UniVista）的数模混合仿真合作：2023年，华大九天与合见工软联合推出全国产、高性能的数模混合仿真方案，将合见工软的数字仿真器UVS与华大九天的电路仿真器Empyrean ALPS相结合，满足客户数模混合设计的仿真验证需求，是国产EDA企业间首次由两家技术龙头共同驱动生态建设、打通接口与模型的合作案例。

与芯华章的联合方案：双方在数模混合仿真领域展示了联合解决方案，进一步丰富了华大九天在数模混合验证场景下的生态选项。

对九之星的战略投资：华大九天通过其牵头设立的九天盛世EDA基金参与了逻辑综合EDA工具研发企业九之星（亚科鸿禹）的融资，该公司专注于数字前端逻辑综合工具的自主研发，产品对标海外头部综合工具，全面支持FPGA及ASIC设计，是华大九天补齐数字前端设计工具生态的投资布局之一，但截至公开资料整理时点其产品尚未并表或以联合品牌形式纳入华大九天自有产品线。

拟收购芯和半导体（Xpeedic）及其终止：2025年3月，华大九天曾公告拟收购专注于系统级封装（SiP）、集成无源器件（IPD）及SI/PI/电磁/电热/应力多物理场仿真的芯和半导体（Xpeedic）100%股份，旨在补齐公司在射频仿真、先进封装多物理场分析及"从芯片到系统"集成设计方面的能力短板；芯和半导体的核心产品包括Metis（2.5D/3DIC Chiplet先进封装电磁仿真平台）、Notus（芯片/封装/PCB多物理场分析平台）、XEDS（3D多物理场仿真平台）、ChannelExpert（高速数字系统信号完整性仿真平台）及IRIS（片上无源器件建模仿真工具）等。然而，该收购已于2025年7月被双方正式宣布终止（媒体称"两大国产EDA公司谈崩"）。因此，本文特别提示：上述芯和半导体产品目前并不属于华大九天的自有产品体系，此前部分行业分析文章中将二者产品线合并介绍的表述，反映的是收购尚未终止前的预期状态，读者在查阅相关资料时应注意时效性。

十一、工具体系覆盖现状与差距分析

客观呈现工具链的能力边界，是理解一家EDA厂商真实竞争力的必要前提。综合公司财报、投资者调研纪要及行业分析报告，华大九天当前工具体系的覆盖现状与主要差距大致如下：

已实现全流程覆盖的领域：模拟电路设计（全定制IC）、存储电路设计、平板显示电路设计（FPD）、化合物射频电路设计四大领域，公司官方称已实现全流程覆盖，其中模拟与平板显示两个方向具备与国际三巨头部分环节正面竞争的能力，平板显示物理验证与寄生提取市占率在中国市场超过95%。

部分环节覆盖、尚未实现全流程的领域：数字电路设计方面，公司已具备单元库特征化（Liberal）、单元库/IP质量验证（Qualib）、逻辑综合（ApexSyn）、时序功耗优化（ICExplorer-XTop/XTime）、时钟质量分析（ClockExplorer）及数字物理验证/寄生提取（Argus/RCExplorer数字场景版本）等关键点工具，但独立的数字布局布线（Place & Route）工具与专用可测性设计（DFT）/自动测试向量生成（ATPG）工具，截至本文资料整理时点仍是公开产品体系中的空白环节。公司在2025年三季度投资者交流及多份券商研报中均提及，正在加速研发数字客户亟需的DFT、布局布线等关键点工具，并将2027年作为实现数字电路设计与晶圆制造环节全流程覆盖的目标时间点。

晶圆制造领域：公司持续通过器件建模（Demeter/XModel系列）、光刻掩模版布局（Mage）、参数化单元开发（Hail PCM）等工具支撑晶圆厂工艺开发需求，并于2025年三季度新发布光学临近效应优化工具OptimusPro及工艺诊断可视化平台Vision+，逐步向光刻仿真与校正（OPC/RET）这一技术壁垒更高的方向延伸，但公司公开表述中仍将"晶圆制造EDA工具中的光刻相关工具"列为需要持续补齐的方向，不排除后续通过自研与并购相结合的方式加速推进。

先进封装/3DIC与系统级多物理场仿真：公司通过自研新品（Storm先进封装自动布线、Argus-PKG/Argus 3DStac先进封装及3DIC物理验证、Aether 3DIC）已具备一定的先进封装设计与验证能力，但在更复杂的系统级信号完整性（SI）/电源完整性（PI）/电磁（EM）多物理场协同仿真方面，此前主要依赖与芯和半导体的潜在整合来补强，该收购已于2025年7月终止，意味着华大九天在这一细分领域短期内仍需依靠自研投入或另寻生态合作伙伴来填补能力缺口。

总体而言，华大九天的产品发展路径呈现出"以模拟/平板显示优势领域为基本盘、数字电路设计与晶圆制造光刻环节加速追赶、先进封装/3DIC与系统级仿真通过自研逐步扩展"的态势，这一现状与公司"全流程、全领域、全球领先"的战略目标之间仍存在阶段性差距，但差距正在通过持续高强度的研发投入（据公司2025年半年报，研发费用占营业收入比例高达72.84%）逐步缩小。

十二、工具一览汇总表

下表对全部已确认为华大九天自有产品的工具进行了横向汇总，按类别归类，便于快速检索与比较。表中"对标产品"仅为功能定位层面的参考，不代表两者在技术实现或性能水平上完全等同；标注"（生态合作/非自有）"的条目已在第十节单独说明，不计入公司自有工具统计口径。

十三、总结

综上所述，华大九天已构建起一套以模拟/数模混合IC全定制设计为核心竞争力、覆盖平板显示与化合物射频电路设计全流程、并向数字电路设计、晶圆制造及先进封装/3DIC领域持续延伸的产品体系。在前端设计侧，Empyrean Aether及其衍生的FPD、MW、3DIC版本构成了跨领域统一的原理图/版图设计入口；在仿真验证侧，ALPS体系以CPU-GPU异构加速能力形成差异化优势；在物理签核侧，Argus、RCExplorer、Polas、Patron共同构成了从DRC/LVS到寄生提取、可靠性分析的完整signoff链条；在数字电路设计侧，Liberal、Qualib、ApexSyn、ICExplorer系列、ClockExplorer及Andes 2.0已覆盖库表征、综合、时序功耗优化等关键环节；在晶圆制造侧，Demeter、Mage、Hail PCM及新近发布的OptimusPro、Vision+持续拓展公司在制造端的服务深度；在先进封装/3DIC侧，Storm、Argus-PKG、Aether 3DIC、Argus 3DStac的组合体现了公司应对Chiplet异构集成时代的前瞻布局。

与此同时，本文也如实呈现了华大九天当前工具体系的边界：数字电路设计中的独立布局布线工具与专用DFT/ATPG工具尚待补齐，先进封装/3DIC领域更复杂的系统级多物理场协同仿真能力此前寄望于对芯和半导体的收购，但该交易已于2025年7月终止，这意味着相关能力缺口的填补路径仍存在不确定性。对于设计团队和行业观察者而言，理解华大九天工具体系"强项领域可对标国际巨头、追赶领域仍需时日"的真实现状，比简单地将其定位为"国产替代的全流程方案"更有助于做出审慎、务实的工具选型与技术路线判断。华大九天官方将2027年设定为数字电路设计与晶圆制造环节实现全流程覆盖的目标时间节点，其后续进展值得持续跟踪。