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bsub提交job后pending

Fri, 28 Aug 2026 09:26:47 +0800

你好，bsub提交job后pending，bjobs -l <xxx>，pending原因是： PENDING REASONS: Failed to send fan-out information to other SBDs; 等待几分钟就可以自动提交job了，这该如何排查啊？

LSF集群配置——用户与资源限额实战，多级管理员体系 · 用户配额矩阵 · 排查手册

Wed, 26 Aug 2026 14:10:30 +0800

前言：把前面所有内容串成一套体系

这是「LSF 集群配置系列」的第三篇，也是完结篇。前面两篇分别讲了 lsf.cluster.cluster_name 的基础结构与集群管理员权限，以及 lsf.shared 自定义资源与 ResourceMap 的阈值控制；再往前的系列文章还讲过 lsb.queues、lsb.hosts、lsb.users、lsb.params、lsb.applications、lsb.resources、lsb.modules 七个批处理层配置文件。单独看每一篇，都是在讲某一个文件“能做什么”；这篇要解决的问题是：面对一个几十人、多项目组共用的真实 CAD Farm，这些配置该怎么组合起来，形成一套“谁能用、能用多少、超了怎么办”的完整体系。

***本系列以 IBM Spectrum LSF 10.1 为基准。LSF 各个 Fix Pack 之间个别参数的行为/语义存在过调整（比如排队相关的限额参数），文中给出的是主线行为，具体细节请以你实际安装版本对应的官方文档为准，不要机械照搬。

本篇要回答的四个核心问题

• 如何限制用户使用——某个用户/项目组能不能提交作业到这个队列？能同时跑多少个？

• 如何限制资源使用——某个用户/项目组的作业总共能占用多少 CPU、内存、license？

• 如何配置最小/最大资源使用量——防止申请过少导致资源预留失效、或申请过多导致资源浪费和挤占。

• 如何配置各种阈值——从主机负载阈值到作业并发阈值，多层阈值该如何搭配，才不会互相冲突或留下漏洞。

一、多级权限模型：谁能管什么

回顾一下系列第一篇里提到的权限分层——集群管理员、队列管理员、用户组管理员，这里把它扩展成一张完整的责任矩阵，并补充「谁能限制谁」这个维度。

1.1 完整权限矩阵

层级	配置文件 / 段	能做什么	不能做什么
集群管理员	lsf.cluster.cluster_name ClusterAdmins	reconfig、开关任意队列、杀任意用户的作业、增删主机等集群级操作（注意：只有 ClusterAdmins 列表第一位的主管理员才拥有配置文件的属主/写权限，其余集群管理员默认不能直接改配置文件，具体区分请回顾系列第一篇第三章）	其余集群管理员不能直接修改配置文件；应严格控制拥有此身份的人数
队列管理员	lsb.queues ADMINISTRATORS	挂起/恢复/终止本队列内的作业、切换作业到其他队列；也可以用 badmin qclose/qopen 开启或关闭自己负责的队列（暂停/恢复接受新作业）	不能改配置文件、不能操作其他队列的作业或队列开关
用户组管理员	lsb.users GROUP_ADMIN	对本组成员的作业执行默认的用户组管理员 Job control 操作（如切换队列），IBM 10.1 还支持进一步配置 usershares/full 等额外管理员权限	不能操作组外用户的作业、不能改任何限额配置
普通用户	无特殊配置	提交、查看、终止自己的作业	只能操作自己提交的作业

✅ 最佳实践：给每一层角色发放权限前，先问一句“这个人真的需要更高一级的权限吗，还是只是想解决”自己作业管理不方便“这个具体问题”——大多数“能不能给我加个队列管理员权限”的请求，本质需求其实是“我想在自己的作业卡住时能自己处理”，用户组管理员的权限往往已经够用，不必层层上调到队列管理员甚至集群管理员。

1.2 常见反模式：权限扁平化

⚠️ 注意：很多 CAD Farm 在早期规模小的时候，图省事把所有骨干工程师都加进 ClusterAdmins，随着团队扩张，这个列表会越滚越大，变成“谁都能改配置、谁都能杀别人的作业”的失控状态，一旦出现误操作（比如手滑 badmin qclose 关掉了别人在用的队列），很难在多个“管理员”之间定位是谁做的。建议无论集群规模大小，都坚持“集群管理员只保留 1~2 名核心运维、其余人走队列/组管理员”的收敛设计。

二、用户资源限额矩阵设计方法

限额配置最容易踩的坑不是“不知道怎么写参数”，而是“没有提前想清楚要限制的到底是什么维度”。这一节给出一个可以直接套用的设计流程。

2.1 三个维度：并发（Job Slot / Job 数）、资源量、时间

限额维度	关心的问题	对应配置
Job Slot 并发	同时最多占用多少个 job slot？（并行作业一个作业可能占多个 slot）	lsb.users 的 MAX_JOBS，lsb.queues 的 UJOB_LIMIT/QJOB_LIMIT，lsb.hosts 的 MXJ
Job 数量 / 排队数	同时最多运行多少个作业？最多允许多少作业排队等待？	lsb.resources 的 JOBS（运行+挂起的作业数），lsb.users 的 MAX_PEND_JOBS（排队数）
资源量限制	总共能占用多少 CPU核心/内存/license？	lsb.resources 的 Limit 段（RESOURCE/SLOTS/MEM），lsb.queues 的 RESRSV_LIMIT
时间限制	单个作业能跑多久？什么时间段能跑？	lsb.queues/lsb.applications 的 RUNLIMIT/CPULIMIT，RUN_WINDOW

⚠️ 注意：这里特意把“并发数”拆成两行，是因为 EDA Farm 里这是一个非常容易踩的坑：MAX_JOBS/UJOB_LIMIT/QJOB_LIMIT/MXJ 这些参数名字虽然带“JOB”，但 IBM 官方对它们的定义都是 job slot 数量，不是作业数量。对于串行作业（1 个作业=1 个 slot）两者没区别；但只要涉及 bsub -n 提交的并行仿真作业，“最多用 40 个 slot”和“最多同时跑 40 个作业”就是完全不同的两件事——如果真正想限制的是“作业数量”，要用 lsb.resources 的 JOBS 参数，本篇第三章 3.7 节会结合实际案例展开讲这个区别。

设计限额时建议按这几个维度依次过一遍，而不是想到哪个配哪个。比如给“回归仿真”这类作业设计限额，完整的思路应该是：并发上，这个项目组同时最多占用多少 job slot（避免占满整个仿真农场），如果业务上更关心“作业数量”而不是核数，还要额外考虑 JOBS 参数；资源量上，license 和内存的总占用上限是多少；时间上，单个回归任务超过多久算异常（该被系统自动杀掉而不是无限占着资源）。这几者缺一不可，只配置了 job slot 限制、没配置资源量限制的情况在实践中很常见，也是最容易出问题的疏漏。

2.2 从组织架构反推限额矩阵

实际操作中，建议先画一张“项目组 × 资源类型”的矩阵表，把每个项目组在每类资源上应该拿到的份额定下来，再翻译成配置文件。下面是一个三个项目组共享一个 CAD Farm 的示例矩阵——注意这里的上限列写的是“Job Slot 上限”而不是笼统的“并发作业上限”，呼应前面强调的 Job 和 Job Slot 的区别；如果业务上还需要单独控制“活动作业数量”，可以再加一列 Active Job 上限，用 lsb.resources 的 JOBS 参数落地，本例暂不展开：

项目组	Job Slot 上限	license (calibre_dv)	内存上限/作业	备注
数字设计组 (dig_design)	40	15	64GB	回归仿真占比最大，优先保障并发数
模拟设计组 (ana_design)	20	5	128GB	作业数少但单作业内存需求高
验证组 (verif_team)	60	共享池	32GB	作业数量大但单个作业资源需求小，走公平共享

***这张表本身不是配置文件，而是配置前的规划产物——建议作为团队内部文档长期维护，每次调整配置前先改这张表、评审后再落地到配置文件，能大幅减少“改了才发现影响了别的组”的返工。

三、实战：把矩阵落地为完整配置

接着上一节的矩阵示例，这一节给出对应的完整配置片段，横跨 lsf.cluster、lsf.shared、lsb.users、lsb.queues、lsb.resources 五个文件，展示它们是如何配合工作的。

3.1 第一步：lsf.cluster.cluster_name 定义集群管理员与主机分组标签

Begin ClusterAdmins

ADMINISTRATORS = lsfadmin cad_ops_lead

End ClusterAdmins

Begin Host

HOSTNAME model type server RESOURCES

digfarm01 IntelXeon LINUX64 1 (dig_pool)

digfarm02 IntelXeon LINUX64 1 (dig_pool)

anafarm01 AMDEpyc LINUX64 1 (ana_pool bigmem)

verifarm01 IntelXeon LINUX64 1 (verif_pool)

verifarm02 IntelXeon LINUX64 1 (verif_pool)

End Host

***这里 Host 段 RESOURCES 列打的 dig_pool/ana_pool/verif_pool 是静态 Boolean 资源标签，用途是配合 bsub -R 或队列的 RES_REQ 里的 select[] 语句筛选主机（回顾系列第一篇 2.5 节）。它和接下来 ResourceMap 段的 LOCATION、以及 lsb.queues 的 HOSTS 参数是两套不同的语法体系，都不能直接拿资源标签名当主机名或主机组名来用——下面两步分别会踩到这个边界，要格外注意。

3.2 第二步：lsb.hosts 定义 HostGroup，把主机按项目组分组

在圈定队列可用主机池（lsb.queues 的 HOSTS 参数）之前，需要先在 lsb.hosts 里用 HostGroup 段给主机分组——HOSTS 参数只接受显式主机名、HostGroup 名或 all 关键字，不能直接填 Host 段 RESOURCES 列里的资源标签名，两者是完全不同的语法层面。

# lsb.hosts

Begin HostGroup

GROUP_NAME GROUP_MEMBER

dig_group (digfarm01 digfarm02)

ana_group (anafarm01)

verif_group (verifarm01 verifarm02)

End HostGroup

3.3 第三步：lsf.shared + ResourceMap 定义并拆分 license

# lsf.shared

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

calibre_dv Numeric () N Y (Calibre DRC/LVS License)

End Resource

# lsf.cluster.fasteda_farm

Begin ResourceMap

RESOURCENAME LOCATION

calibre_dv (15@[digfarm01 digfarm02] 5@[anafarm01])

End ResourceMap

⚠️ 注意：这里必须用显式主机名列表 [digfarm01 digfarm02]，不能写成 [dig_pool]——ResourceMap 段的 LOCATION 语法只接受显式主机名、all/others/default 关键字，不认 Host 段 RESOURCES 列里的资源标签，也不认 lsb.hosts 的 HostGroup 名。这是系列第二篇 3.2 节已经强调过的规则，这里再次提醒，因为拿资源标签当主机列表用是最容易犯的错误之一，写错了 reconfig 不一定报错，但资源不会按预期分配。

***这里再澄清一个容易理解错的地方：15@[digfarm01 digfarm02] 表示 digfarm01 和 digfarm02 这两台主机共同共享一份数量为 15 的 calibre_dv license，不是“每台主机各自拥有 15 个”（那样两台加起来就变成 30 个了）。IBM 官方 ResourceMap 的语义就是“方括号内的这组主机共享同一份数量”，如果确实希望每台主机各自独立拥有一份资源，需要分别给每台主机单独映射一条（比如 console (1@[cadmgr01] 1@[cadmgr02]) 这种写法，每台各自 1 个、互不共享）。

3.4 第四步：lsb.users 定义用户组与并发限额

Begin UserGroup

GROUP_NAME GROUP_MEMBER USER_SHARES GROUP_ADMIN

dig_design (u_alice u_bob u_carol) ([each,1]) (u_alice)

ana_design (u_dave u_eve) ([each,1]) (u_dave)

verif_team (u_frank u_grace u_hank) ([each,1]) (u_frank)

End UserGroup

Begin User

USER_NAME MAX_JOBS JL/P MAX_PEND_JOBS PRIORITY

dig_design 40 2 300 300

ana_design 20 2 200 300

verif_team 60 1 600 250

default 10 1 50 0

End User

⚠️ 注意：这里组名故意不加 @，是要精确匹配第二章矩阵里“数字设计组总共最多 40”这个设计目标——组名不加 @ 表示这个 MAX_JOBS 上限是整个组共享的总量（Alice+Bob+Carol 加起来 ≤ 40），加了 @（写成 dig_design@）则表示组内每个成员各自独立拥有 40 的上限（Alice 自己就能用到 40、Bob 也能用到 40，互不影响）。这两种语义差异巨大，务必对照自己的业务需求选择，写错了不会报错、但实际生效的配额和预期完全不同。另外还要注意：MAX_JOBS 这个参数名字虽然叫“Job”，但 IBM 官方对它的定义其实是 job slot 总量，不是作业数量——3.7 节会专门展开这个区别。

***USER_SHARES 列里的 ([each,1]) 定义的是这个用户组在公平共享份额树（share tree）里的层级配置——组内每个成员各自均分 1 份。它本身只是“定义份额”，真正让这份配置在某个队列里生效、按份额而非先到先得分配运行机会的，是队列里的 FAIRSHARE 参数（比如下面 verif_farm 队列的 FAIRSHARE = USER_SHARES[[each,1]]）——两者是配合关系：lsb.users 定义“树”，lsb.queues 的 FAIRSHARE 决定“这个队列要不要用这棵树来调度”，同一份 USER_SHARES 配置可以被多个队列各自引用。

3.5 第五步：lsb.queues 圈定主机池 + 资源需求 + 最小/最大限制

Begin Queue

QUEUE_NAME = dig_regress

DESCRIPTION = 数字设计回归仿真队列

HOSTS = dig_group

USERS = dig_design

RES_REQ = rusage[calibre_dv=1]

RESRSV_LIMIT = [calibre_dv=1,3] [mem=2000,64000]

RUNLIMIT = 10:00

End Queue

Begin Queue

QUEUE_NAME = ana_sta

DESCRIPTION = 模拟设计签核队列

HOSTS = ana_group

USERS = ana_design

RES_REQ = select[bigmem] rusage[calibre_dv=1:mem=32000]

RESRSV_LIMIT = [mem=8000,128000]

RUNLIMIT = 24:00

End Queue

Begin Queue

QUEUE_NAME = verif_farm

DESCRIPTION = 验证组仿真队列，公平共享调度

HOSTS = verif_group

USERS = verif_team

FAIRSHARE = USER_SHARES[[each,1]]

RESRSV_LIMIT = [mem=1000,32000]

RUNLIMIT = 6:00

End Queue

⚠️ 注意：同理，HOSTS 参数这里必须填 3.2 节定义好的 HostGroup 名字（dig_group/ana_group/verif_group），不能直接填资源标签名 dig_pool——如果写成 HOSTS = dig_pool，LSF 会把 dig_pool 当成一个主机名去找，显然找不到这台机器，配置不会按预期生效。如果确实想通过资源标签来筛选主机（而不是硬性圈定候选池），正确做法是在 RES_REQ 里用 select[dig_pool]，比如 ana_sta 队列里的 select[bigmem] 就是这种用法——HOSTS 和 select[] 语义不同：HOSTS 是硬性圈定队列的候选主机范围，select[] 是在候选范围内按条件筛选，两者不能互相替代，需要根据业务意图选择合适的方式。

***再澄清一个容易产生误解的地方：dig_regress 队列里的 RES_REQ = rusage[calibre_dv=1] 表示的是“每个作业预留/消耗 1 个 calibre_dv”，这是单个作业的资源需求，不代表整个队列只能同时跑 1 个作业。这个队列实际能同时调度多少个作业，取决于 3.3 节 ResourceMap 里分配给数字组的 15 个 license 总量、加上 3.4 节的 job slot 限制、加上主机本身的 CPU/内存等其他资源约束共同决定——多个约束条件同时满足才能派发，任何一个卡住都会导致作业排队。

3.6 第六步：lsb.resources 补充用户组维度的资源配额

前面 ResourceMap 已经把 license 资源池隔离到了两个主机池，但如果还想对“用户组”这个维度再加一层总量控制（比如即使 license 够用，也不希望某个组一次性把内存资源全占满），lsb.resources 提供了跨用户、队列、主机、项目、应用等多个消费者维度的资源分配限制能力，可以和前面已有的 job slot 限制组合使用：

Begin Limit

NAME = dig_mem_cap

USERS = dig_design

MEM = 70%

PER_HOST = all

End Limit

⚠️ 注意：这里有一个语法上很容易写错的地方：PER_HOST 不是 Y/N 开关参数，而是要填主机列表、HostGroup 名或 all 关键字（比如 PER_HOST = all 或 PER_HOST = digfarm01 digfarm02），表示“这条限制分别应用在每一台指定主机上”。另外 IBM 官方规定：MEM/SWP/TMP 用百分比表示时，必须指定 PER_HOST 并列出主机范围，不能用 HOSTS 参数——这也是为什么这里用 PER_HOST 而不是 USERS+HOSTS 的组合。

***这里的 MEM = 70% 配合 PER_HOST = all，表示的是“dig_design 组的作业，在集群里的每一台主机上，各自不能超过该主机物理内存的 70%”，是相对于单台主机内存的百分比，而不是相对于集群总内存的百分比——比如 256GB 内存的主机上限是 179.2GB，512GB 内存的主机上限是 358.4GB，各台主机独立计算，不汇总成一个集群级总量。

⚠️ 注意：这里的 MEM 是 lsb.resources 的 Resource Allocation Limit，本质是调度层面的资源分配配额统计，不等价于 Linux cgroup 那种“超过就强制杀进程”的硬内存限制。如果目标是让作业实际运行时的内存消耗被操作系统层面强制限制住（超限直接 kill），需要另外配置系列第二篇提到的 MEMLIMIT/LSB_JOB_MEMLIMIT，或者更彻底的 cgroup 内存强制机制，两者是不同层面的手段，不要以为配了这里的 MEM=70% 就等于有了硬性的进程级内存保护。

3.7 一个容易被忽略的区分：Job 数量 vs Job Slot 数量

前面 3.4 节 lsb.users 里配置的 MAX_JOBS，名字虽然叫“Job”，但 IBM 官方对它的定义其实是“Total number of job slots”——也就是说 MAX_JOBS 限制的是这个用户/组总共能占用多少个 job slot，而不是能同时跑多少个作业。对于普通串行作业（一个作业占 1 个 slot），两者数值上没有区别；但 EDA Farm 里大量使用 bsub -n 提交的并行仿真作业，一个作业可能占用几十个 slot，这时候“MAX_JOBS=40”和“最多跑 40 个作业”就完全是两回事了——如果 3 个作业各自申请 16、16、8 个 slot，加起来已经用满 40 个 slot 触顶限制，即使当前只有 3 个作业在跑。

# 如果目标是真正意义上的“作业数量”限制（不管每个作业占多少 slot）

# 而不是 job slot 总量限制，要用 lsb.resources 的 JOBS 参数，而不是 lsb.users 的 MAX_JOBS

Begin Limit

NAME = dig_job_cap

USERS = dig_design

JOBS = 40

End Limit

⚠️ 注意：lsb.users 的 MAX_JOBS、lsb.queues 的 UJOB_LIMIT/QJOB_LIMIT/HJOB_LIMIT、lsb.hosts 的 MXJ/JL_U，这些参数管的都是 job slot 数量；而 lsb.resources 的 JOBS 管的是“运行中和挂起中（RUN/SSUSP/USUSP）的作业数量”，两者语义不同、不能混用。如果业务需求是“这个组最多允许 40 个作业同时处于运行/挂起等活动状态，不关心每个作业占多少 slot”，应该用 JOBS；如果需求是“这个组最多同时占用 40 个 CPU slot”，应该用 MAX_JOBS（或 lsb.resources 的 SLOTS）。混淆这两者，在只跑串行作业的环境里不会有问题，但一旦引入并行仿真作业就会导致实际效果和预期完全不同。

3.8 验证整套配置

badmin ckconfig -v # 语法检查

lsadmin reconfig # 生效 lsf.cluster / lsf.shared

badmin mbdrestart # 生效主机清单变化

badmin reconfig # 生效 lsb.* 变化

# 逐项核实

lsclusters -l # 确认集群管理员列表

bmgroup -l # 确认 HostGroup 是否按预期建好

bhosts -s calibre_dv # 查看LSF侧记录的license资源分配情况（不等价于license server真实checkout状态）

bugroup -l # 确认 UserGroup 成员关系

busers -l dig_design # 确认用户组的 job slot 限额（MAX_JOBS/JL_P等）

bqueues -l dig_regress # 确认队列的资源需求与最小/最大限制

blimits -a # 确认 lsb.resources 里所有 Limit 规则当前占用情况

bresources -c # 确认 lsb.resources 中的资源配置本身是否正确加载

✅ 最佳实践：六个文件改完不要一次性全部 reconfig，建议按“lsf.cluster/lsf.shared → lsb.hosts → lsb.users → lsb.queues → lsb.resources”的顺序逐层验证，每改一层就跑一遍对应的查看命令核实，出问题能快速定位是哪一层的配置有误，而不是面对一堆报错无从下手。

⚠️ 注意：这里再强调一次系列第二篇提到过的边界：bhosts -s 看到的是 LSF 自己记账的 Shared Resource 状态，反映的是“通过 LSF 提交的作业消耗了多少”，不能替代对 license server（如 FlexLM）的真实 checkout 查询。如果有人绕开 LSF 直接启动 EDA 工具占用了 license，这里看到的数字和 license server 的真实剩余量会不一致，本篇用的是静态记账方案，这个局限性需要提前和团队讲清楚。

四、多层阈值如何搭配才不冲突

配置到这一步，同一个作业在提交时可能同时受到好几层限额约束：用户级 MAX_JOBS、队列级 UJOB_LIMIT、主机级 MXJ、资源级 RESRSV_LIMIT、Limit 段的总量限制……这些限制到底是什么关系？谁优先谁生效？这一节把关系理清楚。

4.1 同类限制取更严格值，不同维度的限制分别独立生效

准确的说法是：多层限制不是简单粗暴地把所有数值取一个 min()，而是几个不同维度的限制同时生效、互不替代。对于存在明确叠加关系的同类限制，LSF 会按对应参数的规则取有效约束——举例来说，MAX_JOBS 和 UJOB_LIMIT 都是 job slot 维度的限制，如果用户级 MAX_JOBS=40、队列级 UJOB_LIMIT=20，该用户在这个队列里实际能用的 slot 数是 20（更严格的那个）；JOBS 和 SLOTS 同时配置时同理，取更严格的限制生效。但像 RUNLIMIT=10小时、RESRSV_LIMIT 里的 mem 上限、MAX_JOBS、FAIRSHARE 份额这几个参数，分别管的是运行时长、资源预留范围、slot 数量、调度优先级四个完全不同的维度，它们不是“取其中最小值”的关系，而是四套约束/调度机制同时独立作用于同一个作业。

4.2 按限制的性质分类，而不是按“谁松谁紧”排序

与其把这些限制想象成一个从上到下、从松到紧的固定层级（这种理解容易让人误以为存在一种严格的先后顺序，但实际上很多限制是可以任意组合、共同生效的，并没有谁天然“管辖”谁），不如按它们限制的性质分类理解，会更接近 LSF 实际的行为：

限制类别	配置位置	限制的是什么
Job Slot 限制	lsb.users 的 MAX_JOBS，lsb.queues 的 UJOB_LIMIT/QJOB_LIMIT/HJOB_LIMIT，lsb.hosts 的 MXJ/JL_U	传统意义上的 job slot 总量上限
Job 数量限制	lsb.resources 的 JOBS	运行中和挂起中（RUN/SSUSP/USUSP）的作业个数
Slot 资源配额	lsb.resources 的 SLOTS	在 lsb.resources 这套框架下，按 consumer 维度（用户/队列/主机/项目等）控制的 job slot 数量，和上面第一行的传统 job slot 限制是同一类资源的两套配置入口
资源配额	lsb.resources 的 Limit 段（MEM/SWP/TMP/RESOURCE）	按用户/队列/主机/项目等维度统计的内存/swap/临时空间/自定义资源总占用配额
资源预留限制	lsb.queues 的 RESRSV_LIMIT	单个作业申请的 rusage 资源量允许范围
运行时限制	lsb.queues/lsb.applications 的 RUNLIMIT/CPULIMIT/MEMLIMIT	作业运行起来之后，实际能持续运行/消耗资源多久
调度优先级	FAIRSHARE、PRIORITY	决定的不是“能不能跑”，而是“谁先拿到运行机会”

***排查“为什么我的作业迟迟不跑”这类问题时，不要预设某一类限制天生比另一类“优先级更高”，而是要按上表这几个类别分别排查：先看物理主机 MXJ 是否已经打满、再看 lsb.resources 的资源配额是否还有余量、再看队列/用户的 job slot 限制是否触顶、最后看有没有 RESRSV_LIMIT 之类的申请范围问题——这几类互相独立，任何一类卡住都会导致作业排队，不存在“上层通过了下层就一定通过”这种从属关系。

4.3 常见冲突场景与解决方式

• 场景一：用户级 MAX_JOBS 设置得比队列级 UJOB_LIMIT 还小——两者都是 job slot 维度的限制，用户实际能用的 slot 数以更小的那个为准，通常是配置疏忽，检查两者数值是否符合预期意图。

• 场景二：RESRSV_LIMIT 的上限比 ResourceMap 分配给这个主机池的资源总量还大——RESRSV_LIMIT 限制的是单个作业的申请范围，不代表能保证申请到，如果池子总量不够，作业依然会排队等待，这不是配置错误，是正常的资源紧张现象。

• 场景三：FAIRSHARE 和 RESRSV_LIMIT 同时配置——公平共享决定的是“谁先拿到运行机会”，RESRSV_LIMIT 决定的是“每次能拿多少”，两者维度不同、互不冲突，可以放心同时使用。

• 场景四：MAX_JOBS 已经设置得很宽松，但作业还是大批量排队——如果作业是并行提交（bsub -n），先检查是不是 job slot 总量被少数几个大作业占满了，而不是同时运行的作业数太多，这正是 3.7 节讲的 Job 数量和 Job Slot 数量混淆导致的典型排查误区。

五、标准操作流程：新用户 / 新项目组开通

有了前面的体系设计，日常最高频的运维操作——给新入职工程师开通权限、给新项目组分配资源——就可以变成一套可复制的标准流程，而不是每次都临时现想怎么配。

5.1 新用户加入已有项目组

# 只需在 lsb.users 的 UserGroup 段追加成员，无需改动其他任何文件

Begin UserGroup

GROUP_NAME GROUP_MEMBER

dig_design (u_alice u_bob u_carol u_ivan) # 新增 u_ivan

End UserGroup

badmin reconfig

busers -l u_ivan # 验证新用户已继承组的限额配置

✅ 最佳实践：把限额配置在“组”这一级，新人入职只需要一步——加入对应的用户组——就能自动获得这个项目组已经设计好的完整限额，不需要每次给个人重新配置一遍，这是前面强调“从组织架构反推限额矩阵”的直接收益。

5.2 新项目组从零开始

• 第一步：和项目负责人一起，按第二章的方法画出资源限额矩阵（并发数/license/内存/时间）。

• 第二步：如果需要专属主机池，在 lsf.cluster.cluster_name 的 Host 段给主机打上新的 RESOURCES 标签（用于 select[] 筛选），同时在 lsb.hosts 里新建对应的 HostGroup（用于队列的 HOSTS 参数），两者不能混用，具体区别参见本篇 3.1~3.2 节。

• 第三步：如果涉及独立的 license 配额，在 lsf.shared 定义资源（如果是新资源类型）+ ResourceMap 用显式主机名拆分数量。

• 第四步：在 lsb.users 新建 UserGroup，把矩阵里的 Job Slot 上限落地为 MAX_JOBS，排队上限落地为 MAX_PEND_JOBS（注意 MAX_PEND_JOBS 及相关排队限制参数在不同 LSF 版本/Fix Pack 之间存在语义演进，落地前建议核对自己集群实际安装的版本文档）。

• 第五步：在 lsb.queues 新建专属队列，HOSTS 参数填第二步建好的 HostGroup 名，把矩阵里的资源量落地为 RES_REQ/RESRSV_LIMIT/RUNLIMIT。

• 第六步：badmin ckconfig -v 检查语法，按顺序 reconfig，逐项验证。

• 第七步：给项目负责人开通 GROUP_ADMIN 或队列 ADMINISTRATORS 权限（视团队规模决定给哪一级）。

六、系列总结

到这里，「LSF 集群配置系列」的核心内容就完整了。回顾一下整条主线：

• lsb.queues / lsb.hosts / lsb.users：作业调度策略、主机负载阈值、用户并发限额——「批处理层」的三大核心文件。

• lsb.params / lsb.applications / lsb.resources / lsb.modules：集群级全局参数、应用画像、跨队列资源配额、调度器插件开关——「批处理层」的四个补充文件。

• lsf.cluster.cluster_name：集群定义、主机清单、集群管理员权限——「集群层」的基础配置。

• lsf.shared 的 Resource 段 + lsf.cluster.* 中的 ResourceMap 段：自定义资源的定义与精确映射——把 license、GPU 这些稀缺资源管理精细化的关键（这里明确一下：ResourceMap 不是独立的配置文件，而是 lsf.cluster.cluster_name 文件里的一个配置段，和 Host 段、ClusterAdmins 段同属一个文件，回顾系列第一篇）。

LSF集群配置——自定义资源与 ResourceMap，精确控制资源的最小/最大用量

Tue, 25 Aug 2026 16:44:33 +0800

前言：接着上一篇的 RESOURCES 列往下讲

上一篇《lsf.cluster.cluster_name 基础配置详解》讲到，Host 段的 RESOURCES 列可以给主机打静态标签（比如 bigmem、gui），但当时只是简单带过——这些标签到底是怎么“定义”出来的？资源除了“有没有”这种是非题，能不能表示“有多少”、精确到数量？多台主机共享同一批 license，怎么统一管理总量、避免超发？这些问题，答案都在 lsf.shared 的 Resource 段和 lsf.cluster.cluster_name 的 ResourceMap 段里。

这篇是系列第二篇，专门讲透 LSF 资源体系的完整分类、怎么定义自定义资源、怎么把资源精确映射到主机或主机组、以及怎么配置资源的最小/最大使用阈值。读完这篇，你会有能力把 EDA license、GPU 卡、共享存储空间这些 CAD Farm 里最稀缺的资源，管理得像 CPU 核心数一样精确可控。

一、先搞懂 LSF 的资源分类体系

LSF 里“资源”（Resource）这个词含义很广，凡是调度决策会用到的属性都算资源，从 CPU负载、内存这种系统内置的，到 license token 这种管理员自定义的，都在同一套框架下管理。要配置好自定义资源，得先搞清楚三组分类维度。

1.1 按取值类型分类：Boolean / Numeric / String

类型	含义	典型场景
Boolean	只有“有”或“没有”两种状态，值为 1 或 0	标记主机特征：主机是否是 GUI 工作站（gui）、是否装了某软件（linux_verilog）
Numeric	数值型，可以参与大小比较、加减运算，且可以设置为“消耗型”(consumable)	license token 数量、GPU 卡数量、共享存储剩余空间
String	字符串型，用于分类标签而非度量	机柜编号（rack）、操作系统补丁版本（patchrev）、责任人（owner）

1.2 按是否随时间变化分类：Static / Dynamic

静态资源（Static）配置好之后不会自己变化，比如主机型号、CPU核数、机柜编号——除非管理员手动改配置文件，否则永远是同一个值。动态资源（Dynamic）则会随时间变化，比如内存使用率、license 当前剩余可用数量，这类资源需要配置 INTERVAL（更新间隔，单位秒），并且往往需要一个外部程序（ELIM，External Load Information Manager）周期性采集真实值并上报给 LIM。

1.3 按作用范围分类：Host-based / Shared

Host-based 资源是“各扫门前雪”，每台主机各自独立统计一份，比如每台机器自己的内存使用率；Shared 资源则是“多台主机共用一个池子”，比如 20 个 VCS license token 由整个仿真农场共享，任何一台主机上的作业申请了 license，池子里的数量就会相应减少，使用其中一台机器上的 shared 资源会影响其他机器看到的可用值。这一点非常关键——CAD Farm 里的 license 管理必须配置成 Shared 资源，而不是让每台主机各自维护一份，否则会出现同一个 license 被多台主机重复计数的问题。

⚠️ 注意：这里有一个很容易踩的理解误区：Static/Dynamic（会不会变化）和 Host-based/Shared（独立统计还是共用池子）是两个完全独立的分类维度，不能划等号——不是“动态资源=Shared 资源”，也不是“静态资源=Host-based 资源”。四种组合在实际场景里都存在，可以对照下表理解：

	Host-based（各自独立统计）	Shared（共用一个池子）
Static（不随时间变化）	每台主机的 GPU 数量、CPU 核数——配置好之后固定不变，各台主机各自一份	40 个 license token 由 LSF 自己记账管理——总量固定，但由多台主机共用同一份计数
Dynamic（随时间变化）	每台主机实时的 CPU 负载、内存使用率——各台主机的值互不影响	license server 当前实时剩余的 token 数——由 ELIM 采集，多台主机共用同一个动态数值

***消耗型（CONSUMABLE）是数值资源的一个重要属性：作业占用后总量会减少、作业结束后自动归还，绝大多数你想拿来做“配额管理”的自定义资源（license、GPU数量）都应该设置成消耗型；反之像 cpuf（CPU相对速度）这种描述性的数值就不该设为消耗型。

二、lsf.shared Resource 段：定义资源的“元数据”

自定义资源必须先在 lsf.shared 的 Resource 段里“注册”——声明名字、类型、更新间隔等元数据，之后才能在 lsf.cluster.cluster_name 的 Host 段 RESOURCES 列或 ResourceMap 段里被引用，也才能在 bsub -R、lsb.queues 的 RES_REQ 里被使用。

2.1 基本语法

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

vcs_license Numeric 30 N Y (Synopsys VCS License Token)

calibre_dv Numeric 30 N Y (Calibre DRC/LVS License)

ngpus Numeric 60 N N (GPU数量)

gui Boolean () () () (图形工作站)

bigmem Boolean () () () (大内存节点)

rack String () () () (机柜编号)

owner String () () () (主机责任人)

End Resource

2.2 各字段详解

字段	说明
RESOURCENAME	资源名，必填，不能以数字开头，也不能以 inf / nan 开头（避免和第三方库的保留字冲突）
TYPE	Boolean / Numeric / String 三选一，缺省默认为 Boolean
INTERVAL	动态资源的更新间隔（秒），静态资源留空 ()；配置了 INTERVAL 就意味着这是一个需要 ELIM 采集的动态资源
INCREASING	描述数值变化与“负载”之间的方向关系：Y 表示数值越大代表负载越高（如已用 license 数），N 表示数值越小代表负载越高（如剩余 license 数，剩余越少负载越高）
CONSUMABLE	是否为消耗型资源：Y 表示作业占用后总量减少、结束后归还，license/GPU/存储配额这类资源都应设为 Y
RELEASE	可选字段，作业被挂起时是否释放该 Shared Resource 的调度占用（默认为 Y）。注意这里释放的只是 LSF 调度层面对这份资源的记账占用，不等于底层 EDA 工具真的把 license token 还给了 license server——只有在确认作业挂起后底层工具确实会释放 license 时，才适合配置 RELEASE=Y；如果工具挂起后仍然占着 license 不放，配置 RELEASE=Y 反而会导致 LSF 账面可用量和 license server 实际状态不一致，此时应该谨慎评估甚至保持 RELEASE=N
DESCRIPTION	资源描述，必填，会在 lsinfo -l 等命令的输出中显示，方便其他管理员理解用途

***补充说明两点容易忽略的细节：一是 INCREASING 只影响 LSF 内部如何判断“负载高低”（进而影响负载均衡和调度决策），本身并不直接控制作业能不能申请、能申请多少资源——真正管申请量的是后面要讲的 RESRSV_LIMIT；二是 CONSUMABLE=Y 只对 Numeric 资源有意义，Boolean 资源表达的是“有没有”而不是“有多少”，不存在消耗和归还的概念，所以不要给 Boolean 资源配置 CONSUMABLE=Y。

2.3 静态资源 vs 动态资源的取舍

像 gui、bigmem 这种“主机有没有某个特征”的标签，用静态 Boolean 资源即可，配置一次几乎不用再变。但像 vcs_license 这种“当前还剩多少个可用”的量，理论上应该是动态资源（配合 ELIM 脚本实时查询 license server 的真实剩余数）。不过在实践中，很多 CAD Farm 选择用一种更简单的折中方案：把 license 总量配置成静态消耗型资源（比如固定配置 40 个 token），完全依靠 LSF 自己的调度器记账（谁申请了多少、谁释放了多少）来管理可用余量，而不依赖外部 ELIM 去查询真实的 license server。这种方式配置简单、维护成本低，缺点是如果有人绕开 LSF 直接从命令行启动 EDA 工具占用了 license，LSF 的账本会跟真实情况脱节。

***这里准确说一下 ELIM 的工作机制：ELIM（External Load Information Manager）是 LSF 用来采集集群外部负载/资源信息的外部程序，由管理员编写、放在约定目录下（通常是 LSF_SERVERDIR），可执行文件命名为 elim，如果同一目录下有多个 elim 程序需要分别管理不同资源，也可以按 elim.<资源名> 这样的后缀命名区分。真正负责启动、监控 ELIM 进程的是 LIM 内部的 MELIM（Master ELIM）模块——MELIM 会拉起 ELIM、在它异常退出时重启它、读取它上报的数据并合并成资源报告，再发送给 LIM。对于动态资源，LSF 会根据 ResourceMap 里的 LOCATION 决定在哪些主机上运行对应的 ELIM，并按配置的 INTERVAL 周期性获取最新值。编写 ELIM 脚本的具体细节请参考你所用 LSF 版本的官方文档，这里只需要理解这套“ELIM 采集 → MELIM 汇总 → LIM 分发”的链路。

✅ 最佳实践：如果相关 EDA 工具全部强制通过 LSF 提交，并且 license 使用模型比较稳定，可以采用静态消耗型资源 + LSF 自身调度记账的方案，配置简单、维护成本低；如果存在绕过 LSF 直接申请 license 的入口，或者 license server 上存在多种独立的授权池，则更适合投入精力写 ELIM 脚本去查询 license server 的真实剩余量，做成真正的动态资源，避免账本和现实脱节导致的超发。

三、ResourceMap 段：把资源精确分配到主机

Resource 段只是“定义”了资源的元数据，真正决定“这个资源具体在哪几台主机上、总量是多少”的，是 lsf.cluster.cluster_name 里的 ResourceMap 段。如果一个动态资源没有在 ResourceMap 里配置映射关系，它默认会被当成所有主机共享的资源；如果想要精确控制“这批 license 只归这几台机器的作业使用”，就必须显式配置 ResourceMap。

3.1 基本语法

Begin ResourceMap

RESOURCENAME LOCATION

vcs_license (40@[all])

calibre_dv (20@[cadsim01 cadsim02] 10@[others])

console (1@[cadmgr01] 1@[cadmgr02])

scratch (500@[cadbig01] 500@[cadbig02] 1000@[cadbig03])

End ResourceMap

⚠️ 注意：这里有一条容易漏看、但非常关键的官方规则：静态资源必须在 LOCATION 里写初始值（数量@[主机列表]）；动态资源则不能写数量，只能写 [主机列表]，实际数值由 ELIM 采集上报，写死一个数字反而是错误配置。下面 3.4 节会给出动态资源的正确写法。

3.2 LOCATION 语法详解

写法	含义
数量@[主机列表]	静态资源专用写法：指定数量的资源由方括号内的这组主机共享
[主机列表]（不带数量）	动态资源专用写法：数量不在这里写死，由 ELIM 周期性采集上报
[all]	关键字，表示集群内所有 server 主机
[all ~host1 ~host2]	用 ~ 排除特定主机，表示除 host1、host2 之外的所有主机
[others]	关键字，表示除本段前面已经显式列出的主机之外，剩余的所有主机
[default]	关键字，表示这份资源实际上不共享、在每台主机上各自独立拥有一份，适用于需要给不同主机配不同数值的非共享静态资源

需要说明的是，同一个资源可以在 LOCATION 里被拆成多个方括号分组，每个分组各自是一个独立的共享池；但同一台主机不能同时出现在同一个资源的多个分组里——比如下面的 calibre_dv 拆成两组，host01/host02 共享 15 个，host03/host04 共享另外 5 个，这是两个互不相通的独立资源池，一台主机只能属于其中一个池子，不能既拿这份又拿那份。

3.3 实战示例：EDA license 池的精细化拆分

CAD Farm 里经常会遇到“同一个 license 类型，但公司买了不同规格的授权分给不同项目组”的情况，用 ResourceMap 可以很自然地把这种业务需求映射成配置。这里需要注意：ResourceMap 的 LOCATION 只接受主机名列表（以及 all/others/default 关键字），不能直接把 lsb.hosts 里定义的 HostGroup 名字当成 @[组名] 来引用——下面给出正确写法：

# lsf.shared 中定义资源

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

calibre_dv Numeric () N Y (Calibre DRC/LVS License)

End Resource

# lsf.cluster.fasteda_farm 中按项目组拆分 license 池（直接列出主机名）

Begin ResourceMap

RESOURCENAME LOCATION

calibre_dv (15@[dig01 dig02 dig03 dig04] 5@[ana01 ana02])

End ResourceMap

如果数字设计组的主机很多、一台台列举太麻烦，可以配合 all 关键字和 ~ 排除写法简化：

Begin ResourceMap

RESOURCENAME LOCATION

calibre_dv (15@[all ~ana01 ~ana02] 5@[ana01 ana02])

End ResourceMap

这份配置把 20 个 Calibre license 拆成两个独立的池子：数字设计仿真主机（dig01~dig04）固定能用 15 个，模拟设计仿真主机（ana01、ana02）固定能用 5 个，两边互不侵占——即使数字组的作业把自己的 15 个用完了，也不会占用模拟组的份额，避免了“谁提交得快谁先抢到”的资源争抢问题。

3.4 动态 license 资源：由 ELIM 实时采集

如果希望 license 数量是真正从 license server 实时查询来的（而不是靠 LSF 自己记账），需要在 Resource 段配置 INTERVAL 更新间隔，并配一个自定义的 ELIM 可执行程序，周期性输出真实剩余值；ResourceMap 里同样要做主机映射，但这里最容易犯的错误就是习惯性地照抄静态资源的写法在前面加了数量——动态资源的 LOCATION 不能写数量，只写主机列表：

# lsf.shared：声明为动态资源，60 秒更新一次

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

calibre_dv_real Numeric 60 N Y (Calibre实时剩余License)

End Resource

# lsf.cluster.fasteda_farm：动态资源不写数量，只写主机列表

Begin ResourceMap

RESOURCENAME LOCATION

calibre_dv_real ([cadmgr01])

End ResourceMap

⚠️ 注意：对比 3.3 节的静态写法 (15@[dig01 ...])，这里的 calibre_dv_real ([cadmgr01]) 前面没有数量——这不是疏漏，而是动态资源的强制要求：数值由 cadmgr01 上运行的 ELIM 实时查询 license server 得到，配置文件里写死一个数字反而是错误配置，IBM 官方对此有明确说明（“For a static resource, you must define an initial value here as well. Do not define a value for a dynamic resource.”）。

***对于 license server 这类动态 Shared Resource，通常应该把 ResourceMap 映射到负责执行 ELIM 查询的那台主机（比如例子里的 cadmgr01，可以是管理节点，也可以是专门跑 license 查询脚本的主机），由这台主机上的 ELIM 去查询 license server 并上报数值，集群里的其他主机共享这一份数值。这里映射的是“由谁负责采集”，不是“每台主机各自独立运行一份 ELIM、各自维护一份数值”——license 总量本来就是全局唯一的，不需要、也不应该让多台主机重复采集同一个数。如果你的映射写成 [all] 或者更大范围的主机列表，实际含义和行为请以你所用 LSF 版本的官方文档为准，稳妥的做法是像本例这样显式指定一台明确负责采集的主机。

***这里讲的是动态 Shared（多主机共用一份数值）的写法。如果你要采集的动态资源本质是 host-based 的——也就是每台主机各自独立的一份数值、互不共享（比如每台主机自己的某个内部指标），同样不写数量，但对应的写法是 [default]（表示每台主机各自拥有一份、由本机的 ELIM 各自上报）或者显式列出参与采集的主机列表 [host1 host2 ...]，而不是本节这种指向单一采集节点的写法。两者的关键区别在于：“license 这类全局唯一的量” vs “每台主机各自独立的量”，选错了会导致要么多台主机重复采集同一个全局值、要么本该各自独立的指标被错误地当成了共享值。

四、LSF 里四种“资源限制”机制，千万不要混

这是 LSF 新手最容易踩坑、也是资深管理员最容易讲错的一节。“限制资源使用”在 LSF 里其实对应四种完全不同的机制，作用的阶段、生效的对象都不一样，混在一起讲很容易产生“改了一个参数、结果影响了完全不相关的行为”的困惑。这一节先把四者的边界说清楚，再逐个展开。

机制	配置位置	回答的问题	生效阶段
① 主机负载阈值	lsb.hosts 的 loadSched/loadStop	这台主机现在的负载状态，还适不适合继续派新作业？	调度前，持续监控
② 资源预留上下限 (RESRSV_LIMIT)	lsb.queues 的 RESRSV_LIMIT	单个作业提交时，申请的资源量是否落在允许范围内？	作业提交时，一次性检查
③ 资源分配配额 (Resource Allocation Limit)	lsb.resources 的 Limit 段	某个用户/队列/项目，同一时刻总共能占用多少资源？	调度时，持续检查各消费者的当前占用
④ 运行时资源用量上限	lsb.queues 的 MEMLIMIT/CPULIMIT/RUNLIMIT 等	作业已经在跑了，实际资源消耗超过上限该怎么办？	运行中，持续监控并强制执行

4.1 机制①：主机负载阈值——只能用于负载类指标，不能用于 Shared 资源

这部分内容第一篇系列文章（lsb 配置详解）里已经讲过语法，这里要特别澄清一个容易混淆、且相当重要的边界：lsb.hosts 里能配置 loadSched/loadStop 两条线的，只能是主机负载类指标（r1m、mem、pg、swp、tmp、ut 等内置负载指标）以及 host-based 的自定义动态负载指标，不能是 Shared 资源。

Begin Host

HOST_NAME MXJ r1m mem

cadsim01 16 3.5/5.0 2000/500

default ! 3.5/5.0 ()

End Host

以 r1m 这一列 3.5/5.0 为例：3.5 是调度阈值（scheduling threshold），表示这台主机的 1 分钟平均负载低于 3.5 时才会被派发新作业；5.0 是挂起阈值（suspending threshold），表示负载超过 5.0 时会把该主机上已经在跑的作业挂起。这套机制只适用于 r1m、mem 这类持续变化的主机负载指标。

⚠️ 注意：千万不要把 calibre_dv 这类 Shared Consumable Resource（比如上一节配置的 license 池）当成 lsb.hosts 的负载阈值来写。IBM 官方明确规定：Shared 资源不能用在 lsb.hosts 的 loadSched/loadStop 阈值列，也不能用在 lsb.queues 的 STOP_COND/RESUME_COND 参数里。license、GPU、共享存储配额这类资源的用量控制，应该通过本节接下来讲的 RESRSV_LIMIT（机制②）和 lsb.resources 的 Limit 段（机制③）来管理，而不是试图在 lsb.hosts 里给它配一条类似 15/2 的阈值线——这是两套完全不同的机制，语法上也不支持这样混用。

4.2 机制②：RESRSV_LIMIT——作业申请的资源范围，超出直接拒绝

RESRSV_LIMIT 解决的问题是“单个作业一次最多/最少允许申请多少资源”，配置在 lsb.queues 里，针对 RES_REQ/rusage 里声明的资源设定一个允许区间。

Begin Queue

QUEUE_NAME = drc_lvs

DESCRIPTION = DRC/LVS 物理验证队列

RES_REQ = rusage[calibre_dv=1]

RESRSV_LIMIT = [calibre_dv=1,4] [mem=2000,64000]

End Queue

⚠️ 注意：这里有一个语法上很容易写错的地方：一个队列定义里 RESRSV_LIMIT 只能出现一次，如果要同时限制多个资源（比如上面的 calibre_dv 和 mem），必须写在同一行、用多个中括号分组表示，而不能像限制多个负载指标那样重复写两行 RESRSV_LIMIT——重复写第二行会覆盖第一行，而不是两条规则同时生效。官方语法是 RESRSV_LIMIT=[res1={min1,}max1] [res2={min2,}max2] ...，多个资源的限制紧跟着写在同一行里。

⚠️ 注意：这里还必须澄清一个常见的错误理解：如果作业申请的资源量超出了 RESRSV_LIMIT 规定的范围（比如申请了 rusage[calibre_dv=8]，超过上限 4），IBM 官方的行为是作业直接被拒绝提交（job is rejected），而不是所谓的“自动钳制到边界值”——不存在把 8 自动改写成 4 这种行为。这个区别很重要：如果你的团队看到作业提交失败，应该理解成“这个请求不合法、需要工程师改小申请量重新提交”，而不是“LSF 会帮你自动调整”。

***这个检查发生在作业提交的那一刻，由 mbatchd 立即完成校验——不满足 RESRSV_LIMIT 范围的作业会直接提交失败并返回错误，而不是先被接受、进入 PEND 状态排队等待再被发现不合法。这和后面第③④两种机制不同：③（lsb.resources 的 Limit 配额）是在调度阶段持续检查当前占用是否还有余量，④（运行时资源用量上限）是作业运行过程中持续监控，只有②是在提交的瞬间一次性校验完就有明确结果。

✅ 最佳实践：给 license 类的消耗型资源配置 RESRSV_LIMIT 上限，是防止“一个人的脚本 bug 或者不熟悉规范的新人，一次性申请几十个 license token 导致其他人全部排队”的关键防线，比事后靠人工巡查发现问题要可靠得多。

4.3 机制③：lsb.resources 的 Limit 段——用户/队列/项目的总量配额

RESRSV_LIMIT 管的是“单个作业”，但 CAD Farm 里更常见的需求是“某个用户/项目组，不管开了多少个作业，总共同时最多能占用多少资源”——这正是 lsb.resources 的 Limit 段要解决的问题。它是 LSF 中用于跨作业汇总资源占用、并按用户、队列、主机、项目、应用等消费者维度统一实施资源分配配额的核心机制之一（lsb.queues/lsb.users 里也有 UJOB_LIMIT、MAX_JOBS 等零散的限额参数，但 lsb.resources 的 Limit 段提供的是一套更统一、维度更全的配额框架）。

Begin Limit

NAME = CalibrePerUser

PER_USER = all

RESOURCE = [calibre_dv,4]

End Limit

Begin Limit

NAME = CalibreProjectCrash

PROJECTS = crash

RESOURCE = [calibre_dv,10]

End Limit

第一段配置的意思是：不管一个用户同时提交了多少个作业，这个用户名下所有作业加起来占用的 calibre_dv 总量不能超过 4 个（PER_USER = all 表示这条规则对每个用户各自独立生效，而不是所有用户共享一个 4 的额度）；第二段则是按 project 维度限制，crash 项目所有作业加起来最多能用 10 个 license。Limit 段支持 USERS/PER_USER、QUEUES/PER_QUEUE、HOSTS/PER_HOST、PROJECTS/PER_PROJECT 等多种消费者维度，也支持 SLOTS、MEM、SWP、TMP、RESOURCE（自定义资源）等多种被限制的资源类型，是 CAD Farm 做精细化配额管理最常用的机制。

⚠️ 注意：实际生产环境中，不建议对同一资源维度同时配置多个功能相近的限制机制（比如同时在 lsb.users 配 MAX_JOBS、又在 lsb.resources 配等价的 Limit）。LSF 不同参数之间的合并与优先级规则并不完全相同，应针对具体参数查阅对应版本的官方文档。为了降低维护复杂度，建议明确规定“这一类限额统一由哪个配置文件负责”，而不是多处重复配置同一件事。

4.4 机制④：运行时资源用量上限——作业真正跑起来后的硬限制

前三种机制都发生在“作业开始运行之前”（调度阶段），而 MEMLIMIT、CPULIMIT、RUNLIMIT、PROCESSLIMIT 这些参数管的是“作业已经在运行了，实际消耗的资源不能超过多少”，是运行期间持续监控、一旦超限就会被 LSF 发信号终止的硬限制。

Begin Queue

QUEUE_NAME = sta_bignode

MEMLIMIT = 64000 # 默认是单进程内存限制，不是整个作业

CPULIMIT = 48:00

RUNLIMIT = 72:00

End Queue

# lsf.conf：如果要把上面的 64000 理解成整个作业（所有子进程加总）的内存上限，

# 必须额外开启这个参数，否则 MEMLIMIT 只对单个进程生效

LSB_JOB_MEMLIMIT=Y

这里有一个 EDA 工程师非常容易搞混的地方：rusage[mem=10000] 说的是“调度时按 10GB 预留资源”，并不代表进程运行起来真的不能超过 10GB；只有 MEMLIMIT 才是运行时的硬限制，超过了会被 LSF 发送终止信号杀掉。但 MEMLIMIT 默认的语义是单进程内存上限（per-process resident size limit），如果一个作业 fork 出多个子进程，每个子进程各自都按这个上限单独判断，加总起来的整个作业实际可以远超这个数字；只有额外配置了 lsf.conf 里的 LSB_JOB_MEMLIMIT=Y，LSF 才会把同一个作业名下所有进程的内存加总后按整个作业来执行这个限制。

***如果你的集群跑在启用了 cgroup 内存强制（LSB_RESOURCE_ENFORCE 包含 memory）的现代 Linux 环境下，内存限制的实际生效机制会更接近操作系统层面的 cgroup 强制，和这里讲的 LSB_JOB_MEMLIMIT 是两套不完全相同的机制，具体行为请以你的 LSF 版本文档为准，本篇不展开这部分内容。

4.5 一张图分清“申请多少”和“实际用了多少”

把上面四种机制串起来，一个作业从提交到运行结束，会依次经过这样几层检查：

机制	回答的问题	是否限制实际运行资源消耗
rusage[mem=10000]（RES_REQ）	调度时希望预留多少资源？	否——只是预留意向，不是硬限制
RESRSV_LIMIT=[mem=2000,64000]	允许这个作业申请的 rusage 范围是多少？	否——只在提交时检查申请量是否合法，超出直接拒绝
lsb.resources Limit（如 PER_USER RESOURCE）	这个用户/队列/项目总共能同时占用多少？	调度配额——持续检查当前占用总量，达到上限就不再派发新作业
MEMLIMIT=64000 + LSB_JOB_MEMLIMIT=Y	作业运行时实际内存不能超过多少？	是——运行期间持续监控，超限直接终止作业

�� 这四层检查的顺序是：提交作业时先看 RES_REQ 声明了多少（②），再看这个申请量是否落在 RESRSV_LIMIT 允许的范围内（②，超出直接拒绝提交），调度器决定派发前还要看 lsb.resources 的 Limit 配额是否还有余量（③），作业真正跑起来之后才轮到 MEMLIMIT 这类运行时限制介入监控（④）。四层各管一段，缺一不可，也不能互相替代。

4.6 补充：多阶段资源预留（Multi-phase rusage）

有些仿真作业的内存需求会随运行阶段变化——比如启动阶段需要加载大量数据、占用内存较高，进入稳定计算阶段后内存需求回落。rusage 支持配置多阶段用量表达式，让资源预留更贴近作业的真实生命周期，而不是从头到尾都按峰值预留（那样会造成大量浪费）。

# 前 60 分钟预留 32GB（启动阶段），60 分钟后降到 4GB（进入稳定阶段）

bsub -R "rusage[mem=32000:duration=60,mem=4000]" run_sim.sh

⚠️ 注意：这里有一个 EDA 工程师非常容易理解错的细节：duration=60 指的是“这一阶段资源预留（reservation）的生命周期”，不是“作业运行 60 分钟后会被杀掉”。过了 60 分钟，LSF 只是切换到下一阶段的预留数值（比如例子里降到 4GB），并不会因为到了这个时间点就终止作业——真正会终止作业的是前面讲的 MEMLIMIT/RUNLIMIT 这类运行时上限，duration 只影响调度层面的资源预留数量，两者不要混淆。

***多阶段 rusage 有一个容易忽略的限制：除最后一段外，前面每一段都必须显式指定 duration（分钟）；而且多阶段预留不支持“递增型”（后一阶段比前一阶段申请更多）的写法，只能是维持不变或者逐阶段递减，这是 LSF 底层调度算法的限制——所以上面例子特意设计成 32GB 降到 4GB（递减），如果你的场景真的是“后期需求比前期更大”，多阶段 rusage 这个机制并不适用，需要用别的方式处理。

4.7 GPU 资源：自定义 Numeric 资源 vs LSF 原生 GPU 支持

近几年 IC 设计里 AI 辅助验证、机器学习加速仿真逐渐普及，GPU 也成了 CAD Farm 里需要精细管理的稀缺资源。前面讲的自定义 Numeric 消耗型资源确实可以用来管理 GPU 数量，配置思路和 license 完全一致：

# lsf.shared

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

ngpus Numeric () N Y (可调度GPU数量)

End Resource

# lsf.cluster.fasteda_farm

Begin ResourceMap

RESOURCENAME LOCATION

ngpus (4@[cadgpu01] 8@[cadgpu02])

End ResourceMap

# lsb.queues

Begin Queue

QUEUE_NAME = ai_verify

RES_REQ = rusage[ngpus=1]

RESRSV_LIMIT = [ngpus=1,2] # 单个作业最多申请2块GPU

End Queue

⚠️ 注意：这个自定义 ngpus 方案本质上只回答了“我有几块 GPU”这一个问题，管不了 GPU 具体分配给作业哪个 device、GPU 型号是否匹配、显存是否够用、多卡之间有没有 NVLink 直连、GPU 运行模式（独占/共享）等更精细的问题。如果 CAD Farm 里 GPU 只是零星几块、场景简单，自定义资源作为入门方案没问题；但只要涉及真正的 GPU 调度需求，都应该优先使用 LSF 10.1 内置的原生 GPU 资源管理，而不是继续在自定义资源上“造轮子”。

LSF 10.1 提供了专门的 bsub -gpu 选项，用来表达比“数量”复杂得多的 GPU 需求（提醒一下版本要求：-gpu 选项是 LSF 10.1 才引入的能力，如果集群还在用更早的版本，这个选项不可用，只能用前面讲的自定义资源方案，或者考虑升级版本）：

# 申请2块GPU，独占模式，要求同型号，每卡预留10GB显存 bsub -gpu "num=2:mode=exclusive_process:gmem=10G" run_ai_verify.sh # LSF 会自动把 num=2 转换成等价的 rusage[ngpus_physical=2] # 可以用 bjobs -l <JOBID> 查看合并后的实际资源请求
GPU 请求选项		作用
num		申请的物理 GPU 数量，LSF 会自动转换成 rusage[ngpus_physical=num]
mode		GPU 运行模式：shared（共享）或 exclusive_process（独占进程）
gmodel		指定 GPU 型号（品牌+代号），如 TeslaK80，也可以进一步限定总显存大小
gmem		为作业在每块 GPU 上预留的显存大小，支持 M/G/T 单位
glink		要求分配的多块 GPU 之间具有高速互联（NVIDIA 的 NVLink 或 AMD 的 xGMI）
j_exclusive		是否要求作业独占整块 GPU，不与其他作业共享

***查看主机上的 GPU 可用情况可以用 lsload -gpuload、lshosts -gpu、bhosts -gpu 这几个命令，都是 LSF 原生 GPU 管理自带的查看工具，不需要像自定义资源那样额外写脚本采集。如果你的 CAD Farm 已经或计划引入 GPU 计算节点，建议直接规划原生 GPU 资源管理，本文受篇幅限制不展开完整配置，仅在这里指出正确的方向。

五、配置完了怎么证明真的生效

讲了这么多配置，实际运维中最容易被忽视的一步是：改完之后怎么证明配置真的按预期生效了，而不是只看 reconfig 没报错就当作万事大吉。下面这张表按“资源定义 → 映射 → 队列引用 → 作业实际状态”的顺序，给出每一层对应的验证命令。

验证目标	命令	作用
配置语法	badmin ckconfig -v / lsadmin ckconfig -v	改完任何配置文件后的第一步，检查语法和引用是否正确
资源定义	lsinfo -l <资源名>	确认 lsf.shared 里的资源定义（类型、说明等元数据）是否生效
静态资源分布	lshosts -s	查看静态 Shared 资源在各主机上的分布和总量
动态资源当前值	lsload -l 或 lsload -s	查看动态负载指标 / 动态 Shared 资源的当前实时数值
队列配置	bqueues -l <队列名>	确认队列的 RES_REQ、RESRSV_LIMIT 等参数是否按预期生效
Resource Limit 配置	bresources -c	查看 lsb.resources 里配置的资源预留策略（resource reservation）等定义是否正确加载
主机可用资源余量	bhosts -a	查看各主机上消耗型资源当前的可用余量，排查“资源明明还有、作业却 PEND”时很实用
资源配额占用	blimits -a	查看所有 Resource Allocation Limit 规则当前的占用/上限情况（USED/LIMIT），即使当前没有作业在用某条规则也会显示，比只查单条规则更适合用来核实配置是否真的加载了
作业实际请求	bjobs -l <JOBID> 或 bjobs -al <JOBID>	查看某个作业实际被 LSF 合并、认定的资源请求，用于排查申请量是否符合预期

✅ 最佳实践：排查“作业为什么一直 PEND”这类问题时，建议按上表从上到下走一遍：先确认资源定义和映射本身没问题，再看队列配置，再用 blimits 检查是不是撞到了配额上限，最后用 bjobs -l 确认作业自己申请的资源量是否合理——大多数“资源明明够用、作业却不跑”的问题，最后都能在这几条命令的输出里找到答案。

六、完整实战：20 个 Calibre license 的全链路管理

最后用一个贯穿本篇所有知识点的完整案例收尾——公司买了 20 个 Calibre DRC/LVS license，怎么从“定义资源”一路配置到“控制单用户、单项目的使用上限”，把本篇讲的 ResourceMap、RESRSV_LIMIT、lsb.resources Limit 三层机制串成一个完整的治理体系。

# 第一层：lsf.shared 定义资源元数据

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING CONSUMABLE DESCRIPTION

calibre_dv Numeric () N Y (Calibre DRC/LVS License)

End Resource

# 第二层：lsf.cluster.fasteda_farm 用 ResourceMap 拆分总量，回答“全局有多少、分给谁”

Begin ResourceMap

RESOURCENAME LOCATION

calibre_dv (15@[dig01 dig02 dig03 dig04] 5@[ana01 ana02])

End ResourceMap

# 第三层：lsb.queues 用 RESRSV_LIMIT 限定单个作业的申请范围，回答“单个作业最多拿多少”

Begin Queue

QUEUE_NAME = drc_lvs

HOSTS = dig01 dig02 dig03 dig04

RES_REQ = rusage[calibre_dv=1]

RESRSV_LIMIT = [calibre_dv=1,4]

End Queue

# 第四层：lsb.resources 用 Limit 段限定单用户总占用，回答“单个人最多同时拿多少”

Begin Limit

NAME = CalibrePerUser

PER_USER = all

RESOURCE = [calibre_dv,4]

End Limit

最终形成的治理结构是：20 个 license 里，15 个分给数字组主机池、5 个分给模拟组主机池（ResourceMap 资源池隔离）；数字组内任何一个作业最多申请 4 个（RESRSV_LIMIT 单作业上限）；同时任何一个用户，不管开了多少个作业，加起来最多同时用 4 个（lsb.resources 单用户配额）——三层叠加，既防止了单个作业“包圆”资源，也防止了单个用户开很多小作业变相“包圆”资源。

⚠️ 注意：最后提醒一个前面文章也强调过的边界：这一整套治理体系，管的是“通过 LSF 提交的作业”。如果 EDA 工具允许工程师绕开 bsub 直接在命令行本地启动、直接向 license server 申请授权，LSF 的账本（不管是静态记账还是动态 ELIM 采集）都无法感知这部分占用，账本和 license server 的真实状态就会脱节。彻底杜绝的办法只有两个：一是从制度上强制要求所有相关工具必须通过 LSF 提交；二是投入成本做动态 ELIM，让 LSF 的资源数值直接来自 license server 的实时查询，而不是自己维护一份可能失真的账本。

七、常见问题与下篇预告

7.1 常见问题

• 配置了 ResourceMap，但 lsload -s 查不到这个资源？—— 先确认 lsf.shared 里 Resource 段的名字和 ResourceMap 里完全一致（大小写敏感），再确认已执行 lsadmin reconfig + badmin mbdrestart；另外注意静态资源用 lshosts -s 查看，动态资源才用 lsload -s/-l 查看，两者不要用错命令。

• RESRSV_LIMIT 配置了却没生效，作业还是能申请超量资源？—— 检查该资源在 lsf.shared 里是否被正确标记为 CONSUMABLE=Y；同时确认 lsb.modules 里 schmod_limit 插件已启用（回顾第一批文章里 lsb.modules 那一篇）。

• 同一个资源想给多个项目组分别设置独立配额，一定要用 ResourceMap 拆分吗？—— 是的，ResourceMap 是“资源池隔离”配额的方式，拆分后的两个池子完全独立、互不借用；如果不想资源池隔离、只是想统计和限制“每个用户/项目最多能用多少”，应该用 lsb.resources 的 Limit 段（本篇第四章已详细介绍），两者可以配合使用，也是本篇第六章完整案例采用的思路。

• Boolean 资源和“值为0/1的Numeric资源”有什么区别？—— Boolean 语义上表达“有没有”，主要用于 select 筛选主机；Numeric 即使只有0/1两个值，也能参与数值比较（如 >、<）和 rusage 预留，两者不能完全互换，按语义选择合适的类型。

• 为什么我的作业申请了 rusage[calibre_dv=8]，超过 RESRSV_LIMIT 的上限 4，作业却不是被“自动改成4”而是直接失败？—— 这是 LSF 的标准行为，官方文档明确超出 RESRSV_LIMIT 范围的申请会被直接拒绝，不存在自动钳制到边界值的机制，需要工程师自己改小申请量重新提交，具体参见本篇 4.2 节。

7.2 本篇小结

这篇讲清楚了 LSF 资源体系的分类维度（Boolean/Numeric/String 与 Static/Dynamic 与 Host-based/Shared，三组维度互相独立），lsf.shared Resource 段怎么定义资源元数据，lsf.cluster.cluster_name 的 ResourceMap 段怎么把资源精确映射到主机（并且区分了静态资源要写数量、动态资源不能写数量这个关键差异），以及最容易混淆的四种“资源限制”机制——主机负载阈值、RESRSV_LIMIT、lsb.resources Limit、运行时资源用量上限——各自的边界和职责。到这里，“资源怎么定义、怎么分配、怎么限量”这条链路已经完整了。

下篇预告：用户与资源限额实战

最后一篇《LSF 用户与资源限额实战：打造完整的 CAD Farm 权限与配额体系》，会把前两篇讲的集群管理员权限、资源阈值，和之前系列里讲过的 lsb.users、lsb.queues、lsb.resources 全部串联起来，给出一套完整的、可以直接套用的多项目组权限与配额设计方案，包含“如何限制某个用户能用的资源总量”“如何设计多级管理员体系”“如何给新入职工程师快速开通合理权限”等实战场景

LSF集群配置——lsf.cluster.cluster_name 基础配置详解

Tue, 25 Aug 2026 09:36:58 +0800

前言：这篇文章解决什么问题

前面几篇文章讲了 lsb.queues、lsb.hosts、lsb.users、lsb.params、lsb.applications、lsb.resources、lsb.modules——这些都是「批处理层」（LSF Batch，简称 LSB）的配置文件，管的是作业怎么排、怎么调度。但在这些文件生效之前，LSF 还有一层更底层的「集群层」（LSF Base）配置，负责回答几个更基础的问题：这个集群到底由哪些机器组成？谁有权限管理整个集群，而不只是某个队列？每台机器的型号、架构、静态资源标签怎么定义？

这一层的核心文件就是 lsf.cluster.cluster_name（其中 cluster_name 是你的集群名，比如安装时集群名叫 fasteda_farm，文件名就是 lsf.cluster.fasteda_farm），配合 lsf.shared 一起工作。这篇文章是「lsf.cluster 系列」的第一篇，专门讲清楚它的文件结构、Host 段怎么写、ClusterAdmins 怎么配，后面两篇再讲自定义资源阈值和用户/资源限额实战。

为什么要单独讲这一层

很多 CAD Farm 管理员日常只跟 lsb.queues / lsb.users 打交道，几乎不碰 lsf.cluster.cluster_name，因为装机的时候已经由安装脚本生成好了。但下面这几类需求，绕不开这个文件：

• 新增/下线计算节点：在传统静态 Host 配置模式下（本文讨论的场景），新机器要加入集群通常需要先在 lsf.cluster.cluster_name 的 Host 段登记；如果 lsb.hosts 中还针对具体主机、HostModel 或 HostType 配置了作业数限制、负载阈值、运行窗口等策略（若 lsb.hosts 未定义 Host 段，LSF 默认直接使用 lsf.cluster.cluster_name 中的 server hosts），则还需要根据新主机的属性检查并补充相应配置。如果集群启用了 Dynamic Host Configuration（动态主机），流程会不同，属于进阶话题，本系列不展开。

• 授予「集群管理员」权限：需要区分「能管理某个队列的作业」和「能改所有配置文件、重启守护进程」这两种完全不同量级的权限，后者就在 lsf.cluster.cluster_name 里配置。

• 给主机打静态标签：比如标记哪些主机是 GUI 工作站、哪些是大内存节点、哪些主机装了某个授权软件，这些静态 Boolean/String 资源要在 Host 段的 RESOURCES 列里声明。

• 控制谁能做 master 候选：多台管理节点做高可用时，master 候选的顺序就是由 Host 段里主机的排列顺序决定的。

一、lsf.cluster 与 lsf.shared 的关系

要理解 lsf.cluster.cluster_name，得先弄清楚它和 lsf.shared 的分工。这两个文件都属于「LSF Base」层（区别于 lsb.* 的「LSF Batch」层），但职责不同：lsf.shared 定义的是所有集群「共用」的字典——有哪些集群、有哪些主机型号（HostModel）、有哪些主机架构（HostType）、有哪些自定义资源名字；而 lsf.cluster.cluster_name 则是「某一个具体集群」引用这本字典、把字典里的条目实际分配给自己集群内的主机。

打个比方：lsf.shared 相当于「全公司统一的物料编码表」，定义了“什么型号叫 IntelXeon_Gold”“什么资源叫 vcs_license”；而 lsf.cluster.fasteda_farm 则相当于「某个仓库的实际库存清单」，写明“这个仓库里，1号货架放的是 IntelXeon_Gold 型号的机器，3号机器上有 5 个 vcs_license”。多个集群可以共用同一份 lsf.shared，但各自有独立的 lsf.cluster.cluster_name。需要说明的是，“字典”这个比喻主要针对本文要讲的 Cluster/HostType/HostModel/Resource 这几个段——lsf.shared 实际定位是“所有集群共用的定义文件”，除了这几个段之外还涉及 external load index（外部负载指标）、MultiCluster 环境下的集群互联定义等内容，本系列会按用到的部分逐步展开，不要把它简单理解成只有这四类信息。

1.1 lsf.shared 中和 lsf.cluster 相关的关键段

段名	作用
Cluster	登记集群名称，必须包含集群名，MultiCluster 场景下还要写 Servers
HostType	定义合法的主机架构类型（如 LINUX64），Host 段的 type 列要引用这里定义好的类型
HostModel	定义主机型号及其 CPU 相对速度因子（CPU Factor），Host 段的 model 列要引用这里的型号
Resource	定义自定义资源的名字、类型（Boolean/Numeric/String）等元数据，供 lsf.cluster.cluster_name 的 Host 段 RESOURCES 列和 ResourceMap 段引用（下一篇详细展开）

***这篇先聚焦 lsf.cluster.cluster_name 本身的结构；lsf.shared 里 Resource 段的详细写法、静态/动态资源的区别，放在系列第二篇专门讲解，这里只需要知道两者是「字典」和「引用字典」的关系。

1.2 lsf.cluster.cluster_name 的文件位置与整体结构

这个文件通常安装在 LSF_ENVDIR 定义的目录下（一般是 /opt/lsf/conf），文件名格式固定为 lsf.cluster.<集群名>。它包含以下几个配置段，除 Host 段外全部可选：

配置段	是否必需	作用
Parameters	可选	LIM（Load Information Manager）的策略参数，比如探活间隔、主从心跳超时时间
ClusterAdmins	可选（强烈建议配置）	定义集群管理员，不配置则默认只有 root 有权限，风险很高
Host	必需，唯一必需段	列出集群内所有主机及其型号、架构、是否为 server、静态资源标签
ResourceMap	可选	定义跨主机共享的资源（比如 license、共享存储空间），下一篇详细讲解
RemoteClusters	可选	仅 MultiCluster 多集群环境需要，定义与哪些远程集群互联

1.3 修改后如何生效

和 lsb.* 文件用 badmin reconfig 不同，lsf.cluster.cluster_name 属于「LSF Base」层，官方给出的标准生效流程是三步，改之前再加一步语法预检查会更稳妥：

# 0.（强烈建议）改完文件先做语法检查，而不是直接 reconfig

lsadmin ckconfig -v

# 1. 让 LIM 重新加载 lsf.cluster / lsf.shared 配置

lsadmin reconfig

# 2. 让 mbatchd 感知到集群主机列表的变化（新增/删除主机后必做）

badmin mbdrestart

# 3. 对发生变化的、非 Management Host 的服务器重启 LIM，注意不是所有主机

lsadmin limrestart <发生变化的主机名 ...>

⚠️ 注意：第 3 步官方原文是“restart LIM on all changed non-management hosts”，也就是只重启配置真正发生变化的那些非管理主机，而不是无条件执行 lsadmin limrestart all。如果把 limrestart all 当成每次改动 lsf.cluster 后的固定套路，很容易变成“改一个资源标签就把全集群所有 LIM 重启一遍”，这在大规模集群上是不必要的抖动，应该按实际改动范围精确重启。

***lsadmin ckconfig -v 是排查 lsf.cluster/lsf.shared 配置问题的第一工具，它会把语法错误、未定义资源引用等问题直接打印到终端；lsadmin reconfig 本身在执行前也会先做一次检查，如果发现致命错误会中止并提示，这时候要先看清楚报错内容再决定是否继续，而不是习惯性地确认下去。

二、Host 段：集群里唯一必须配置的部分

Host 段是 lsf.cluster.cluster_name 里唯一必需的段，作用很直接：告诉 LSF「这个集群里有哪些机器、每台机器是什么型号架构、是不是能接活的 server、身上贴了哪些静态标签」。它必须写在 ResourceMap 段之前。

2.1 基本语法

Begin Host

HOSTNAME model type server RESOURCES

cadmgr01 IntelXeon LINUX64 1 (mg)

cadsim01 IntelXeon LINUX64 1 (verilog)

cadsim02 IntelXeon LINUX64 1 (verilog)

cadbig01 AMDEpyc LINUX64 1 (bigmem)

cadgui01 IntelXeon LINUX64 1 (gui)

cadclient01 ! ! 0 ()

End Host

这是一个典型的中小规模 CAD Farm 主机清单雏形：一台管理节点（cadmgr01，打了 mg 标签表示 management），两台仿真节点（打了 verilog 标签），一台大内存节点（bigmem），一台图形工作站（gui），还有一台只提交作业、不接活的客户端（server 列写 0）。

2.2 各列参数详解

列名	说明
HOSTNAME	主机的官方名称（hostname 命令的输出），必须能被 DNS/hosts 解析，是 Host 行中必须提供的核心字段；其他字段可以根据集群配置和默认行为省略或使用特殊值
model	主机型号，必须是 lsf.shared 的 HostModel 段中已定义的型号名；填 ! 表示由 LIM 自动探测
type	主机架构类型，必须是 lsf.shared 的 HostType 段中已定义的类型名；填 ! 表示自动探测
server	1 表示该主机是 LSF server（可以接收并执行作业），0 表示只是 client（只能提交作业，不接受远程作业），不填默认视为 server
RESOURCES	该主机拥有的静态 Boolean/String/Numeric 资源标签列表，用括号包住、空格分隔，資源名必须先在 lsf.shared 的 Resource 段定义过
RUNWINDOW	可选列，定义 LIM 向非批处理工具（如 lsrun/lsgrun 这类直接走 LIM 简单调度的交互任务）推荐该主机的时间窗口，格式如 (20:00-08:30)，窗口外主机状态显示为 lockW；注意这与 lsb.queues/lsb.hosts 里控制 batch 作业的 dispatch window 是两套完全独立的机制，不要混为一谈——batch 作业有自己单独的运行时间窗口配置
REXPRI	可选列，remote execution priority，调整远程执行进程在该主机上的 nice 值优先级，很少需要手动改

2.3 model / type 用 “!” 自动探测的取舍

刚装好集群、还不熟悉环境时，model 和 type 两列填 ! 让 LIM 自己探测是最省心的做法，LSF 会根据 uname 等系统信息自动匹配 lsf.shared 里最接近的型号。但生产环境建议尽快把关键节点（尤其是异构集群里 CPU 型号、代际差异较大的机器）显式指定型号，原因是：model 决定了这台主机的 CPU Factor（相对速度因子），直接影响作业调度里“哪台机器更快、CPULIMIT 换算成实际时间是多少”的计算，自动探测在虚拟化、容器化环境下有时会探测不准。

2.4 server 列：区分「干活的」和「只提交的」

server 列是很多人容易忽略、但对权限控制很关键的一列。LSF 里“提交作业的主机”（submission host）和“执行作业的主机”（execution host）是两个独立的角色：server=1 的主机（server host）可以同时承担这两个角色，而 server=0 的主机是纯粹的 client-only host，只能提交作业。举例来说，工程师自己的笔记本电脑或者某台只用来提交作业的堡垒机，装了 LSF 客户端可以执行 bsub，但这台机器本身性能一般、也不希望被派发作业去跑仿真——这时候把它配置成 server=0（client）就很合适：这台机器能正常提交作业，但不会作为 LSF batch 的执行节点接收作业。

Begin Host

HOSTNAME model type server RESOURCES

bastion01 ! ! 0 () # 堡垒机，仅用于提交作业

engineer_laptop_pool ! ! 0 () # 工程师本地环境，仅提交

cadsim01 IntelXeon LINUX64 1 (verilog)

End Host

✅ 最佳实践：把所有「非计算资源」的接入点（堡垒机、工程师工作站、CI/CD 触发机）都配置成 server=0，既能让这些机器正常提交作业，又杜绝了它们意外成为作业执行节点、抢占计算资源或者因为配置和真正的计算节点不一致而导致作业运行异常的风险。

2.5 RESOURCES 列：给主机打静态标签

RESOURCES 列是控制「哪些作业只能去哪些机器」最直接的手段之一，本质是把 lsf.shared 里定义好的资源实际赋值到某台主机上，然后在 bsub -R 或者队列的 RES_REQ 里通过 select 语句引用这些资源来筛选主机。这里容易产生的一个误解是把 RESOURCES 简单理解成“标签”——实际上它是 LSF 资源模型的一部分，同一个括号里的写法根据资源类型不同，含义也不同，具体写法可以对照下表：

写法示例	资源类型	含义
(verilog)	Boolean	该主机具备 verilog 这个特征，等价于 verilog=1
(rack=A03)	String	该主机的 rack 资源取值为字符串 A03
(license=10)	Numeric	该主机上有 10 个静态数量的 license 资源
(bigmem)	Boolean	该主机具备 bigmem 这个特征，等价于 bigmem=1

*** RESOURCES 里还有一种写法是在资源名前加 !（如 (!license)）表示 Exclusive Resource（独占资源），语义比普通 Boolean/Numeric 更复杂，需要结合 lsf.shared 里该资源的定义和资源请求语法一起理解。这个概念本篇先不展开，留到下一篇专门讲自定义资源类型时再详细说明，这里只需要知道 RESOURCES 列的基础写法是“资源名”或“资源名=值”就够用了。

# lsf.shared 中先定义资源类型（下一篇详细展开）

Begin Resource

RESOURCENAME TYPE INTERVAL INCREASING DESCRIPTION

bigmem Boolean () () (大内存节点)

gui Boolean () () (图形工作站)

verilog Boolean () () (装有Verilog仿真环境)

rack String () () (机柜编号)

End Resource

# lsf.cluster.fasteda_farm 中把标签打到具体主机上

Begin Host

HOSTNAME model type server RESOURCES

cadbig01 AMDEpyc LINUX64 1 (bigmem rack=B12)

cadgui01 IntelXeon LINUX64 1 (gui rack=A03)

cadsim01 IntelXeon LINUX64 1 (verilog rack=A03)

End Host

配置好之后，用户提交作业时就可以直接用 bsub -R "select[bigmem]" 强制要求作业只跑在贴了 bigmem 标签的主机上，或者用 bsub -R "select[rack==A03]" 要求作业跑在特定机柜（比如为了网络延迟或散热分区的考虑）。这一层的筛选发生在「选哪台机器」阶段，比 lsb.queues 里 HOSTS 参数按队列圈定主机组更细粒度、更灵活，两者通常搭配使用：队列先圈定一个大致的主机池，再用 -R select 在池子里精确筛选。

2.6 Management Host 与 master 候选顺序

LSF 集群必须有一个 Management Host（早期文档也称 master host），负责集群级的调度协调，mbatchd、mbschd 等核心守护进程都跑在它上面。这里有一个非常容易讲错、也经常被过时资料误导的点，需要说清楚：

• 如果集群没有配置 LSF_MASTER_LIST，那么 Management Host 默认是 lsf.cluster.cluster_name 里 Host 段排列顺序的第一台主机——这也是很多老版本教程里“Host 段第一行就是 master”这个说法的来源。

• 但生产环境的高可用部署，标准做法是在 lsf.conf 中显式配置 LSF_MASTER_LIST，一旦配置了它，Management Host 的候选范围和优先顺序就以 LSF_MASTER_LIST 为准，不再是简单地看 Host 段第一行；执行 lsadmin reconfig 时，只有 LSF_MASTER_LIST 中列出的 Management Host candidates 上的 LIM 会直接重新读取 lsf.shared 和 lsf.cluster.cluster_name，选举出的 Management Host 再把配置信息传递给普通 Server Host 的 LIM。

# lsf.conf 中显式指定 Management Host 候选及优先级

LSF_MASTER_LIST="lsfmaster01 lsfmaster02"

# lsfmaster01 是第一优先候选，lsfmaster02 次之；

# 当前 Management Host 不可用时，LSF 会按这个顺序考虑候选主机接管。

⚠️ 注意：所以准确的说法应该是：未配置 LSF_MASTER_LIST 时，Host 段第一台主机是默认的 Management Host；生产环境一旦配置了 LSF_MASTER_LIST，就必须以它为准，不能再简单地认为“Host 段第一行=Master候选”。

✅ 最佳实践：生产环境的高可用部署，建议显式配置 LSF_MASTER_LIST 而不是依赖 Host 段顺序的隐式行为——这样候选主机范围和优先级一目了然，排查故障切换问题时也更容易定位。候选主机之间要保证 LSF 配置和二进制文件一致（Windows 环境下二进制可以不同，但配置文件必须一致），并尽量放在同一网络子网内，避免跨子网通信抖动导致误判切换。CAD Farm 里通常不会用计算节点做候选，而是专门留一到两台轻量级的管理节点。

三、ClusterAdmins 段：谁能管理整个集群

这是这篇文章里最值得所有 CAD Farm 管理员认真对待的一节。ClusterAdmins 段定义的是 LSF 应用层面的「集群管理员」身份——拥有这个身份的人，可以对整个集群做 cluster-wide 的管理操作：管理任意用户提交的作业和队列、创建主机组、执行大量 badmin/lsadmin 管理命令。这跟 lsb.queues 里 ADMINISTRATORS 参数定义的「队列管理员」完全不是一个量级——队列管理员只能管自己那个队列里的作业，集群管理员的权限覆盖整个集群的作业和队列。

⚠️ 注意：这里必须先拆开两个经常被混为一谈的概念：ClusterAdmins 定义的是 LSF 应用层面的管理权限，不等于 Linux 文件系统权限。列表里除第一个用户外的其余管理员，即使能执行绝大多数集群管理命令，默认也不拥有修改 lsf.cluster.*、lsf.shared、lsb.* 等配置文件的权限——能不能直接编辑这些文件，最终取决于 Linux 文件系统的 owner/group/权限位（以及 sudo 等），这是两套完全独立的权限体系，下面 3.1~3.3 会具体拆开讲。

3.1 基本语法

Begin ClusterAdmins

ADMINISTRATORS = lsfadmin cad_ops_lead

End ClusterAdmins

ADMINISTRATORS 是这个段唯一的关键字，可以填多个 UNIX 用户名或用户组名，用空格分隔。列表里第一个用户是「主管理员」（Primary LSF Administrator），其余用户是「集群管理员」（Cluster Administrator）——这两者的权限并不相同，是下一节要讲的重点。

3.2 主管理员与集群管理员：权限并不对等

IBM 官方文档对这两个角色的定义非常明确，而且是本文最需要精确转述的地方：

• 主管理员（Primary LSF Administrator）：安装时指定的第一个管理员账号（一般叫 lsfadmin），拥有全部 LSF 配置文件和日志文件的属主权限，可以执行 cluster-wide 操作、修改配置文件、reconfigure 集群、管理所有用户的作业。

• 集群管理员（Cluster Administrator）：ClusterAdmins 列表中除第一个之外的其余用户，拥有和主管理员相同的集群级操作权限（管理所有作业和队列），但默认不拥有修改 LSF 配置文件的权限。

***换句话说：LSF 管理权限 ≠ Linux 文件写权限。一个人是不是集群管理员（能不能 badmin/lsadmin 管作业），和他能不能直接 vi 修改 lsf.cluster.cluster_name，是两件不一定相关的事——后者最终要看这个账号在操作系统层面对配置文件目录有没有写权限。给团队分配“集群管理员”身份时，务必想清楚你要给的是“管作业的权限”还是“改配置的权限”，不要默认两者等价。

3.3 不配置会怎样

⚠️ 注意：如果完全不写 ClusterAdmins 段，具体表现和 LSF 版本、安装方式有关，不同资料上的说法不完全一致（有的环境表现为默认落到 root，有的表现为安装时指定的默认账号）。与其纠结默认值到底是什么，不如直接把这件事变成“不需要关心默认值”——生产环境应该在安装后第一时间显式配置 ClusterAdmins，用专门的服务账号（如上面例子里的 lsfadmin）做主管理员，不要依赖任何隐式默认行为，也不建议日常使用 root 身份做集群管理操作。

3.4 主管理员 vs 集群管理员 vs 队列管理员 vs 组管理员

CAD Farm 里的运维团队通常有好几个人，权限颗粒度建议按下表分层设计，而不是所有人共用一个账号或者所有人都给集群管理员权限：

角色	配置位置	权限范围
主管理员 (Primary LSF Administrator)	ClusterAdmins 第一个用户	拥有配置文件与日志文件的属主权限，可执行全部集群级操作、修改配置文件，建议专人专号，不日常使用
集群管理员 (Cluster Administrator)	ClusterAdmins 列表中其余用户	拥有集群级作业和队列管理权限（开关队列、管理任意用户的作业）；在不涉及配置文件写权限的前提下可执行相应的集群管理操作，但不拥有修改 LSF 配置文件的权限
队列管理员 (Queue Administrator)	lsb.queues 中该队列的 ADMINISTRATORS	只能管理指定队列内的作业（挂起/恢复/切换队列/终止），不能修改 LSF 配置，也管不了其他队列
用户组管理员 (Group Administrator)	lsb.users 中 UserGroup 的 GROUP_ADMIN	只能对本用户组成员的作业做有限操作（如切换队列），权限范围最窄

✅ 最佳实践：按「四级授权」模型来设计：主管理员专号、不日常使用，只在需要改配置文件时才登录；CAD Farm 的核心运维日常用集群管理员身份处理跨项目组的作业/队列问题；各项目组 Team Lead 作为自己项目专属队列的 ADMINISTRATORS；组内资深工程师担任 GROUP_ADMIN。这样即使某个集群管理员账号被误用，影响范围也止步于“作业和队列管理”，不会波及配置文件本身。

3.5 用 Windows 域账号 / 用户组做管理员（跨平台集群）

如果 CAD Farm 里混合了 Windows 主机（比如某些前端设计工具只有 Windows 版本），ClusterAdmins 也支持填 Windows 域账号或域用户组，需要用大写域名加反斜杠的格式：

Begin ClusterAdmins

ADMINISTRATORS = lsfadmin DOMAIN01\\cad_admins

End ClusterAdmins

3.6 ClusterAdmins 变更后的生效与验证

这里有一个容易被忽略的细节：ClusterAdmins 变更的生效范围和普通 Host 配置变更略有不同，不能简单理解为“lsadmin reconfig + badmin mbdrestart 就一定完成”。IBM 官方对新增/修改集群管理员的步骤明确要求，要让各 Server Host 的 LIM 重新读取管理员信息，也就是需要多做一步 limrestart，具体顺序如下：

# 改完 lsf.cluster.cluster_name 的 ClusterAdmins 段后执行

# 1. 先做语法检查

lsadmin ckconfig -v

# 2. LIM 重新读取 lsf.cluster.cluster_name

lsadmin reconfig

# 3. 让各 Server Host 的 LIM 重新读取新的管理员信息

lsadmin limrestart <server_host1> <server_host2> ...

# 4. mbatchd 重新加载配置

badmin mbdrestart

# 5. 验证当前生效的集群信息（含管理员账号）

lsclusters

⚠️ 注意：ClusterAdmins 变更后，管理员列表需要被各 Server Host 的 LIM 重新读取才能真正生效，因此第 3 步的 limrestart 不能省略——如果只做了 reconfig + mbdrestart 就认为改完了，新加的管理员账号在部分主机上可能暂时不能正常执行管理操作。

***lsclusters 的输出里会有一列 ADMIN，显示当前生效的管理员账号，可以用它做一次基本核实；更完整的验证建议按顺序来：先用 lsadmin ckconfig -v / badmin ckconfig -v 确认配置语法本身没问题，再用 lsid 确认当前 Management Host 和集群名，最后用 lsclusters / lshosts / bhosts 分别核对集群、主机层面的信息，而不是仅凭 reconfig 没报错就当作配置成功——具体每条命令输出的字段名以你实际安装的 LSF 版本为准。

四、生产环境值得配置的主机准入参数

上面几节讲的都是“集群内部已登记的主机该怎么配置”，还有一类问题在生产环境同样重要：怎么防止未登记、身份不明的主机随意向 Management Host 发请求、冒充集群成员。这类风险在开放网络环境的 CAD Farm 里并非纸上谈兵，值得在 lsf.conf / lsf.cluster.cluster_name 里配置以下几个参数做准入限制。

参数	配置位置	作用
LSF_MASTER_LIST	lsf.conf	显式限定 Management Host 候选范围，前面 2.6 节已详细介绍，从 LSF 7 开始这是配置高可用集群的推荐做法
LSF_HOST_ADDR_RANGE	lsf.cluster.cluster_name	限制允许加入集群的主机 IP 地址范围，主要用于启用了 Dynamic Host Configuration 的环境；如果安装时开启了动态主机功能，安装程序默认会给出一个“允许任意主机加入”的宽松值，生产环境务必收紧
LSF_REJECT_NONLSFHOST	lsf.conf	设为 Y 时，拒绝来自未登记为 LSF 主机的请求，降低伪造/未授权请求进入集群的风险

***这几个参数属于集群安全加固范畴，本篇作为基础配置系列先提一下它们的作用和配置位置，帮助你知道“要收紧准入控制该往哪个方向找参数”；具体每个参数的取值语法、和 Dynamic Host Configuration 的联动细节，建议在真正需要开启动态主机管理时，结合官方文档针对自己的网络环境专门配置和测试，本文不展开完整示例。

⚠️ 注意：LSF_HOST_ADDR_RANGE 主要用于允许 Dynamic Host 加入的环境，是配合动态主机功能收紧准入范围的参数。如果你的集群明确不使用 Dynamic Host（本系列到目前为止讲的都是传统静态 Host 配置模式），按官方安全建议应该直接不配置这个参数，而不是配置一个看似安全实则宽松的地址范围——静态集群的主机准入本身就通过 Host 段显式登记来控制，不需要再叠加这个参数。

五、常见问题与下篇预告

5.1 常见问题

• 新加了一台主机，为什么 bhosts 里还是看不到？—— 检查是否只改了 lsf.cluster.cluster_name 却忘了执行 lsadmin reconfig + badmin mbdrestart；另外确认新主机上的 LSF 服务（lim/res/sbatchd）是否已经启动。

• model/type 填 ! 之后，探测出来的型号跟预期不一样怎么办？—— 用 lshosts 命令查看 LIM 实际识别的 model/type，如果不满意可以在 Host 段显式指定成 lsf.shared 中已定义的具体型号，不再依赖自动探测。

• 给一个已经在跑作业的主机改 server 从 1 改成 0，正在跑的作业会怎样？—— 不会被强制杀死，但该主机之后不会再接收新作业；建议低峰期操作，并用 badmin hclose/hopen 先手动关闭该主机接受新作业，等作业跑完再改配置。

• RESOURCES 列写的资源名跟 lsf.shared 没对上，会报错吗？—— 具体表现（是致命错误阻断 reconfig，还是仅记录 warning）和资源类型、配置位置、LSF 版本都有关系，不要预设“LSF 会自动忽略”。稳妥的做法是改完先用 lsadmin ckconfig -v 看检查结果，reconfig 之后再用 lshosts -l <主机名> 核实 RESOURCES 是否真的按预期生效，一切以实际检查和验证结果为准。

5.2 本篇小结

这篇讲清楚了 lsf.cluster.cluster_name 的整体结构、唯一必需的 Host 段怎么写（主机型号、架构、server/client 区分、静态资源标签、master 候选顺序），以及最值得重视的 ClusterAdmins 集群管理员权限该怎么分层设计。这些内容是整个 LSF 配置体系的地基——lsb.queues/lsb.hosts/lsb.users 里的一切策略，都建立在“这个集群到底有哪些机器、谁有权限管它们”这个前提之上。

下篇预告：自定义资源与阈值控制

下一篇《lsf.shared 自定义资源与 ResourceMap：精确控制资源的最小/最大用量》，会接着这篇里提到的 RESOURCES 列继续往下讲：怎么在 lsf.shared 里定义 Boolean/Numeric/String 三种资源类型、动态资源和静态资源的区别、ResourceMap 段怎么把 license、共享存储这类跨主机资源精确分配给指定机器，以及怎么给资源配置最小/最大使用量和各种负载阈值——这是把 EDA license、GPU、大内存这些稀缺资源真正管精细的关键一步。

Linux 用户、密码、组、权限详解——Linux用户权限体系入门

Tue, 18 Aug 2026 14:18:00 +0800

刚接触 Linux 的时候，很多人都会被 /etc/passwd、/etc/shadow、/etc/group 这几个文件，还有 ls -l 里那一堆 rwxr-xr-x 搞得云里雾里。其实这套东西的逻辑并不复杂，理清楚"谁是谁、谁属于谁、谁能干什么"这三个问题，基本就掌握了一大半。

这篇文章分成两部分：

第一部分讲清楚基础的四块内容——用户档案、密码、组、文件权限；

第二部分补充一些实际运维中绕不开、但入门教程经常漏讲的内容，比如 umask、SUID/SGID、ACL，以及企业环境里用户身份到底是怎么被识别和认证的。

第一部分：基础四件套

一、每个用户的"身份证"：/etc/passwd

系统里的每一个用户，都会在 /etc/passwd 里留一条记录：

cat /etc/passwd

格式是用冒号隔开的七列，比如：

root:x:0:0:root:/root:/bin/bash

用户名
密码占位符：永远是 x，真正的密码不存在这里（下面会讲）
UID（用户编号）：系统内部真正认的是这个数字，root 固定是 0
GID（主组编号）：这个用户默认所属的组
用户信息备注
家目录：root 是 /root，普通用户一般是 /home/用户名
登录 Shell：如果是 /sbin/nologin，说明这个账号不允许登录，通常是系统内部服务专用的账号

关于 UID 的编号范围，0 永远是 root，这个是固定的；但"系统账号用 1~999、普通用户从 1000 开始"只是很多发行版的默认惯例，具体范围其实由发行版和 /etc/login.defs 里的配置决定，不同环境可能不完全一样，不建议当成写死的规则去记。

记住一句话：passwd 存的是用户的"户口信息"，不存真密码。

二、真正的密码藏在这里：/etc/shadow

/etc/shadow 只有 root 能读，安全性更高，格式是九列：

root:$6$aHtE6jAFkMG...:18000:0:99999:7:::

用户名
密码哈希值：这里更准确的说法是"哈希"而不是"加密"。Linux 并不会把密码"加密后存起来、需要时再解密"，而是通过哈希算法（配合随机 salt）把密码变成一段不可逆的字符串存起来，登录时用同样的算法处理输入的密码，比对哈希结果是否一致。前缀 $6$ 一般代表用的是 SHA-512 算法。这一列如果是 !!，表示从未设置过密码；开头是 !，表示账号被锁定
上次改密码的日期：从 1970-01-01 起算的天数
密码最短使用天数：0 表示不限制
密码最长使用天数：默认 99999，相当于永不过期
过期前提醒天数：默认 7 天
密码过期后的宽限天数
账号失效日期：空着表示一直有效
保留字段

一句话总结：passwd 负责"你是谁"，shadow 负责"你的密码哈希和有效期"。

三、"部门"是怎么划分的：/etc/group

组的信息存在 /etc/group，格式是四列：

root:x:0:

组名
组密码占位符：真正的组密码在 /etc/gshadow，实际生产环境基本用不到
GID
附加成员列表：把这个组当"兼职组"的用户（逗号分隔）。主组是这个组的用户不会出现在这一列

新手最容易搞混的概念——主组 vs 附加组：

主组：每个用户创建时都会分配一个主组（默认是和用户名同名的私有组），只能有一个。
附加组：主组权限不够用时，再把用户加进别的组，一个用户可以有多个附加组。

四、文件到底谁能读、谁能改：目录文件属性

ls -l

看到类似这样一行：

-rw-r--r-- 1 root root 1.3K Feb 10 20:30 anaconda-ks.cfg

依次是：文件类型+权限位、硬链接数、属主、属组、大小、修改时间、文件名。

重点看第一段的 10 个字符：

-  rw-  r--  r--↑   ↑    ↑    ↑类型 属主 属组 其他人

第 1 位是文件类型：

符号	含义
`-`	普通文件
`d`	目录
`l`	软链接
`b`	块设备文件
`c`	字符设备文件
`p`	管道文件
`s`	套接字文件

后 9 位是权限，三个一组分别对应属主（u）、属组（g）、其他人（o），每组内是读（r）写（w）执行（x）。数字对照表：

权限	二进制	数字
`---`	000	0
`--x`	001	1
`-w-`	010	2
`-wx`	011	3
`r--`	100	4
`r-x`	101	5
`rw-`	110	6
`rwx`	111	7

比如 755，就是"属主可读可写可执行、属组和其他人可读可执行"，程序、脚本、目录都很常用这个组合（脚本能不能真正跑起来，还要看解释器、noexec 挂载参数、SELinux 等因素，属于更进阶的话题）。

一个容易理解偏的地方：目录的 x 到底是什么权限。

严格来说，目录的 x 表示的是能不能"穿越/搜索"这个目录，而不只是简单等同于"能不能 cd 进去"。举个例子：

chmod 111 dir

这时候你不能 cd dir，也不能 ls dir 列出目录内容，但如果你已经知道目录里有个文件叫 test.txt，并且这条路径上其它权限也允许，你依然可以：

cat dir/test.txt

也就是说，x 权限控制的是"能否穿过这个目录去访问里面的东西"，r 权限控制的是"能否列出目录里都有什么"，两者是分开生效的。

判断权限时到底看哪一组？ 系统的判断顺序是这样的：

用户访问文件     │     ▼是不是 owner(属主)？   │          │  是          否   │          ▼按属主权限   是不是 group(属组)成员？              │           │             是           否              │           │          按属组权限    按其他人权限

注意：只要你是文件的属主，系统就按属主权限判断，不会再往下看你是不是属组成员——哪怕属主权限比属组权限还严格，也是这样。

第二部分：光看这四张表还不够——实际运维会用到的内容

五、命令要对应到操作：useradd / passwd / groupadd / usermod

前面讲的四个文件，都是靠这几个命令去增删改的：

useradd -m alice        # 创建用户，-m 表示同时创建家目录passwd alice             # 给用户设置密码groupadd eda              # 创建一个组usermod -aG eda alice     # 把 alice 加入 eda 附加组id alice                  # 查看用户的 UID/GID/所在组groups alice               # 查看用户所在的所有组

这里有一个运维中非常容易踩坑的地方，一定要区分清楚：

usermod -G eda alice      # 危险！会覆盖 alice 原有的所有附加组，只保留 edausermod -aG eda alice     # 安全，在原有附加组基础上追加 eda

-G 不加 -a 会把用户原来所在的其它附加组全部清空，只留下新指定的这个组——这在生产环境里是个经典的"手滑事故"，一定要养成习惯：加组永远用 -aG。

六、chmod / chown / chgrp：怎么改权限和归属

chmod 755 test.sh        # 用数字方式一次性设置权限chmod u+x test.sh         # 只给属主加执行权限chmod g-w test.sh         # 去掉属组的写权限chown alice test.txt       # 改属主chown alice:eda test.txt   # 同时改属主和属组chgrp eda test.txt          # 只改属组

数字方式（如 755）和符号方式（如 u+x）各有用处：数字方式适合"一次性覆盖设置"，符号方式适合"只微调某一部分权限"。

七、umask：为什么新建文件默认就是 644，目录默认是 755

这是很多入门内容会漏掉、但非常基础的一环。执行：

umask

常见输出是 0022。它决定了新建文件和目录时默认会"减掉"哪些权限。

逻辑是这样的：

普通文件的理论最高权限是 666（Linux 出于安全考虑，新建文件默认不给可执行权限，即使 umask 是 0 也一样）
目录的理论最高权限是 777

然后用 umask 的值去"扣掉"对应的权限位：

文件： 666umask：022------------结果： 644目录： 777umask：022------------结果： 755

这就是为什么大多数系统里 touch 出来的文件默认是 644，mkdir 出来的目录默认是 755。

umask 的值也会影响协作场景。比如共享目录场景下：

umask 002：属组默认有写权限，适合一个组里的人需要互相修改彼此新建的文件（比如共享工程目录）
umask 027：属组只有读权限、其他人完全没权限，更保守，适合对权限要求更严格的环境

八、SUID / SGID / Sticky Bit：三个特殊权限位

除了 r/w/x，Linux 还有三个"特殊权限"，ls -l 里会体现在权限位的特殊符号上。

SUID（属主位上出现 s）：

-rwsr-xr-x

设置方式：

chmod u+s file

作用：程序运行时，会以文件属主的身份权限去执行，而不是运行它的那个用户的权限。最经典的例子就是 passwd 命令本身：

ls -l /usr/bin/passwd

普通用户执行 passwd 修改自己的密码，本质是在改 /etc/shadow，而这个文件普通用户是没有写权限的——之所以能改成功，就是因为 passwd 命令带了 SUID，执行时临时"借用"了 root 的权限。

SGID（属组位上出现 s）：

对文件：chmod g+s file，作用和 SUID 类似，但借用的是属组的权限。

对目录：chmod g+s project/ 更常用，作用是——这个目录里新建的文件/子目录，会自动继承目录本身的属组，而不是继承创建者当前的主组。这在团队共享目录里特别实用：

mkdir /eda/projectchgrp eda /eda/projectchmod 2775 /eda/project     # 2 就是 SGID 位

设置好之后，团队里任何人在这个目录下新建文件，属组都会自动是 eda，不需要每次手动 chgrp。

Sticky Bit（其他人位上出现 t）：

ls -ld /tmpdrwxrwxrwt

典型场景就是 /tmp 这种所有人都能写的公共目录。加了 Sticky Bit 之后，即使某个用户对目录有写权限，也只能删除自己创建的文件，不能删除别人的文件，避免了公共目录被人乱删东西。

九、当传统权限不够用：ACL

owner / group / other 这套三层权限模型，遇到"一份文件要给不同的人分配不同权限"时就不够用了。比如：

张三需要读写，李四只能只读，同组的其他人完全不能写。

这种诉求靠传统的 rwx 是表达不出来的，这时候就要用 ACL（访问控制列表）：

setfacl -m u:zhangsan:rw project    # 给张三单独设置读写权限setfacl -m u:lisi:r project          # 给李四单独设置只读权限setfacl -m g:eda:rwx project          # 给 eda 组设置读写执行getfacl project                       # 查看当前的 ACL 设置

用了 ACL 之后，getfacl 的输出里会多一行 mask，很多人第一次看到会困惑：

group::rwxmask::r-x

明明 group 显示的是 rwx，为什么实际生效的却像是 r-x？这是因为 mask 定义了 ACL 生效的权限上限——最终生效的权限，是 ACL 具体条目和 mask 取交集的结果。所以用了 ACL 之后，改权限不能只看某一行，还要留意 mask 有没有把它"限制"住了。

十、往深一层想：Linux 内核认的其实不是"用户名"

前面一直在说"用户""组"，但有一点值得点破：

用户名(alice)   ↓UID(1001)   ↓GID(1001) + 附加组(2000, 3000...)

Linux 内核层面真正识别的是数字 UID/GID，不是字符串"用户名"。 用户名只是给人看的一层"翻译"。执行：

id alice

会看到类似：

uid=1001(alice) gid=1001(alice) groups=1001(alice),2000(eda),3000(dv)

这个概念在跨主机场景（比如 NFS 共享目录）里特别重要——如果两台机器上同一个 UID 对应的用户名不一样，文件权限判断依然是按 UID 数字来的，很容易出现"看起来是别人的文件，其实 UID 是我"这种情况。

那这层"翻译"是怎么完成的呢？靠的是 NSS（Name Service Switch）。系统怎么把 alice 翻译成 UID、去哪里查这个映射关系，是由 /etc/nsswitch.conf 决定的：

passwd: files sssgroup:  files sssshadow: files

也就是说，执行 id alice 时，系统会按配置的顺序去查：先查本地的 /etc/passwd（files），如果配置了 sss，还会去问 SSSD 服务，SSSD 背后可能连着 LDAP 或者 AD 域——这也是企业环境里"域账号"能直接在 Linux 上登录的原理。也就是说，一个用户信息不一定只存在于本机的 /etc/passwd 里，入门时了解这一点，遇到"明明加了用户，怎么查不到"这类问题时会更容易排查方向。

十一、身份查询和身份认证是两回事：NSS vs PAM

很容易把这两件事搞混，简单区分一下：

NSS 解决的问题是："这个用户是谁？UID/GID 是多少？属于哪些组？"——纯粹是查信息。
PAM（可插拔认证模块）解决的问题是："这个用户的身份认证能不能通过？"——涉及密码校验、登录策略等。

以 SSH 登录为例，大致流程是：

ssh 客户端   │   ▼sshd   │   ▼PAM（依次经过 auth → account → password → session 几个阶段）   │   ├── 可能连接 SSSD   ├── SSSD 再连接 LDAP / AD / Kerberos   ▼认证通过，允许登录

理解了这一层，就能明白为什么有的环境改了密码策略是改 PAM 配置，而查用户信息又是另一套 NSS 的逻辑——这是两个独立的子系统，配合起来完成"登录"这件事。

十二、sudo：不是"变成 root"，而是"按策略执行指定命令"

很多人对 sudo 的理解停留在"让普通用户临时变成 root"，但更准确的理解是：sudo 是按照预先定义好的策略，允许某个用户以指定身份执行指定的命令，不一定是变成 root，也不一定能执行所有命令。

策略配置在 /etc/sudoers（推荐用 visudo 编辑，避免语法错误导致文件报废）以及 /etc/sudoers.d/ 目录下的独立文件里，比如：

alice ALL=(root) /usr/bin/systemctl restart xxx

这一行的意思是：alice 只被允许以 root 身份执行这一条特定命令，而不是拥有 root 的全部权限。

常见用法：

sudo -l                       # 查看自己被允许执行哪些 sudo 命令sudo -i                        # 切换为 root 的登录 shell 环境sudo -u oracle command          # 以 oracle 用户身份（而不是 root）执行命令

最后提一句：生产环境里通常不建议这样配置：

alice ALL=(ALL) NOPASSWD: ALL

这等于完全放开了权限限制，也不需要输密码验证，一旦账号被盗用风险很大。合理的做法是按最小权限原则，只开放必要的命令。

最后，把整条逻辑串起来

/etc/passwd：系统里有哪些用户，UID、主组、家目录、能不能登录。
/etc/shadow：密码哈希、有效期怎么管。
/etc/group：用户怎么分组，方便批量授权。
文件权限（rwx）：具体到某个文件，属主/属组/其他人分别能做什么。
umask / SUID / SGID / Sticky Bit：权限是怎么"默认生成"的，以及几个特殊场景下的权限位。
ACL：当传统三层权限不够精细时的补充方案。
UID/GID + NSS：Linux 内核真正认的是数字，用户名只是"翻译层"，这层翻译可能来自本地文件，也可能来自 LDAP/AD。
PAM + sudo：身份查询之外，"认证"和"提权"分别是怎么一回事。

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Mon, 10 Aug 2026 17:23:04 +0800

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数字集成电路与模拟/混合信号集成电路设计流程- Synopsys / Cadence / Siemens EDA 工具链对照

Thu, 30 Jul 2026 17:37:00 +0800

一：概述

集成电路设计通常分为数字集成电路（Digital IC）设计与模拟/混合信号集成电路（Analog/Mixed-Signal IC）设计两大类别，二者在设计方法学、抽象层级和工具链上存在显著差异：

● 数字集成电路设计以寄存器传输级（RTL, Register Transfer Level）为起点，经过综合、布局布线等自动化流程生成版图，设计流程高度工具化、自动化程度高；

● 模拟/混合信号集成电路设计以晶体管级电路和版图为核心，依赖设计者的经验与手工设计、仿真验证，自动化程度相对较低。

EDA（电子设计自动化）领域由 Synopsys、Cadence 与 Siemens EDA（原 Mentor Graphics，2017年被西门子收购后更名）三大厂商主导，三者在不同设计环节各有优势：

● Synopsys：综合、静态时序分析（STA）、模拟仿真（HSPICE/PrimeSim）、物理验证（IC Validator）综合实力强，全流程覆盖最完整；

● Cadence：定制/模拟设计环境（Virtuoso）为业界标准，数字实现（Innovus）和验证（Xcelium/JasperGold/Palladium）同样领先；

● Siemens EDA：其数字与模拟全流程能力由多条产品线共同构成——Calibre（DRC/LVS/PERC 物理签核）在物理验证与可靠性检查领域是业界标准，Tessent 是DFT/ATPG领域的主流平台，Solido 在变异感知设计（Variation-aware Design）与蒙特卡洛加速领域业界领先，Analog FastSPICE（AFS）在大规模快速SPICE仿真中同样具有竞争力；这些产品共同构成其优势，而非单一产品能够代表其全部能力。

注：以下流程与工具对照基于公开资料整理，具体工具选型及产品名称可能随厂商产品线调整而变化，实际项目应以各厂商官方最新文档为准。

二、数字集成电路（Digital IC）设计流程

数字IC设计遵循自顶向下的标准设计流程，从系统规格出发，依次经过RTL设计、验证、综合、形式验证、DFT（Design for Test，可测性设计）、物理设计、物理验证与签核，最终生成用于晶圆制造的数据——GDSII（Graphic Database System II，版图数据交换格式）或 OASIS（7nm及以下先进工艺节点已大量采用该格式以降低文件体积）。需要特别说明的是，形式化等价性检查（LEC, Logic Equivalence Check）通常并非一次性动作，而是在综合后、DFT插入后、以及后续物理实现ECO变更后多次执行，用以确认每一步网表变换都未引入功能性错误。整体流程与各厂商对应工具如下表所示：

设计环节	主要任务说明	Synopsys	Cadence	Siemens EDA
1. 系统规格与架构设计	定义芯片功能规格、性能/功耗/面积(PPA)目标；进行系统级建模、算法验证与微架构探索（如SystemC/TLM建模），评估架构方案对PPA的影响。	Platform Architect（System Studio） ARC 处理器 IP 及配套工具链	较少提供独立架构级工具；通常客户自建 SystemC/TLM 模型，或与虚拟原型（Virtual System Platform，遗留产品）配合	无主打独立架构工具，通常配合客户自研模型或第三方工具
2. RTL 设计与 Lint/CDC 检查	使用 Verilog/VHDL/SystemVerilog 编写寄存器传输级（RTL, Register Transfer Level）代码；进行代码规范检查（Lint）、跨时钟域（CDC, Clock Domain Crossing）检查和低功耗结构检查，尽早发现设计缺陷。	SpyGlass（RTL Lint / CDC / 低功耗检查） VC SpyGlass	JasperGold Superlint App / CDC App（基于形式引擎的Lint与CDC）	Questa Lint Questa CDC / Questa Power Aware CDC
3. 功能验证 / 仿真	通过仿真、覆盖率驱动验证（UVM方法学）、形式验证及硬件加速手段，验证RTL功能与规格的一致性。	VCS（仿真器，业界主流） Verdi（调试/波形/覆盖率） Certitude（验证质量分析） ZeBu（硬件仿真/加速）	Xcelium（仿真器） JasperGold（形式验证） SimVision / Indago（调试） Palladium / Protium（仿真加速与原型验证）	Questa（仿真器） Visualizer（调试） Veloce（硬件仿真/仿真加速）
4. 逻辑综合	将RTL描述综合为门级网表，基于工艺库进行时序、面积、功耗优化，生成可用于后端实现的网表。	Fusion Compiler（先进工艺主推的RTL-to-GDSII数字实现平台，融合物理感知综合 Physically Aware Synthesis 与布局布线，已超出传统综合器范畴） Design Compiler（DC，传统RTL综合流程中仍广泛使用） Design Compiler NXT	Genus Synthesis Solution	无主流独立综合产品；该环节通常采用 Synopsys Fusion Compiler/DC 或 Cadence Genus 完成，Siemens 的 Tessent 主要负责测试相关逻辑（如扫描链）的插入
5. 综合后等价性检查（LEC，第一次）	综合完成后，采用形式化方法证明门级网表与原始RTL在功能上等价（LEC, Logic Equivalence Check），确认综合过程未引入功能性错误，是DFT插入前的第一道形式化关卡。	Formality（等价性检查） VC Formal（属性/形式验证）	Conformal Equivalence Checker JasperGold（属性形式验证系列 Apps）	Questa Formal Verification Questa Autoformal
6. 可测性设计（DFT）	插入扫描链（Scan）、内建自测试（MBIST/LBIST）等测试结构，生成自动测试图案（ATPG, Automatic Test Pattern Generation），保证芯片可测试性与量产测试覆盖率。DFT（Design for Test，可测性设计）的插入会改变网表结构，因此需要在其后再次进行等价性检查。	DFTMAX（Scan/压缩） TetraMAX（ATPG） DesignWare STAR Memory System（MBIST）	Modus DFT Software Solution	Tessent（业界主流平台，含 Tessent Scan、TestKompress、MBIST、Diagnosis 等）
7. DFT插入后等价性检查（LEC，第二次）	对插入扫描链/BIST结构后的网表与插入前网表再次进行等价性检查（LEC），确保DFT结构插入未破坏原有功能逻辑；后续物理实现阶段的ECO变更后通常还会再次运行LEC，因此LEC在实际项目中往往贯穿多个节点，而非仅一次。	Formality VC Formal	Conformal Equivalence Checker JasperGold	Questa Formal Verification
8. 静态时序分析（STA）	在不加激励的情况下，基于时序路径分析芯片是否满足建立/保持时间等时序约束，是时序签核的核心手段。STA（Static Timing Analysis，静态时序分析）贯穿布局布线到最终签核的多个节点。	PrimeTime（业界金标准签核工具） PrimeTime SI（信号完整性）	Tempus Timing Signoff Solution	无主流独立签核级STA产品；通常与Synopsys PrimeTime或Cadence Tempus配合完成最终签核
9. 物理设计（布局布线）	完成布局规划（Floorplan）、电源网络规划、单元布局（Placement）、时钟树综合（CTS, Clock Tree Synthesis）、布线（Routing）等后端实现步骤，期间与STA时序收敛交替迭代。	Fusion Compiler（先进工艺节点主推平台） IC Compiler II（ICC2，成熟/传统工艺流程中仍广泛使用）	Innovus Implementation System	Nitro-SoC / Olympus-SoC（布局布线平台，源自 Sierra Design Automation 收购）
10. 物理验证（DRC/LVS/ERC/Antenna/Density）	对版图进行设计规则检查（DRC, Design Rule Check）、版图与原理图一致性检查（LVS, Layout Versus Schematic）、电气规则检查（ERC, Electrical Rule Check），并覆盖天线效应（Antenna）、金属密度均匀性（Density）、金属填充（Metal Fill）等代工厂签核通常要求的专项检查，确保版图满足工艺代工厂签核要求；LVS生成的连接性数据库也是后续可靠性检查（PERC）的输入基础。	IC Validator	Pegasus Verification System（新一代） Assura（历史产品，逐步被 Pegasus 取代）	Calibre（业界标准，含 Calibre nmDRC、Calibre nmLVS）
11. 寄生参数提取（PEX）	从版图中提取互连线及器件的寄生电阻、电容、电感参数（PEX, Parasitic Extraction），为后仿真、时序签核和功耗分析提供精确寄生网络。	StarRC	Quantus QRC Extraction Solution	Calibre xACT / Calibre xACT 3D
12. 功耗、可靠性与签核分析	进行功耗分析（动态/静态功耗）、电源完整性（IR Drop）、电迁移（EM）等可靠性分析，以及DFM/良率相关检查，完成最终签核。	PrimePower / PrimeTime PX（功耗签核） PowerArtist（RTL级功耗分析） IC Validator DFM（良率/可制造性检查）	Voltus IC Power Integrity Solution Pegasus DFM	Calibre PERC（电气可靠性/ESD/闩锁检查） Calibre YieldEnhancer（良率增强/DFM）（电源完整性专项签核领域该厂商无主打产品，常与第三方工具配合）
13. 版图确认与流片（Tape-out）	完成最终的DRC/LVS/天线/可靠性签核检查，生成GDSII/OASIS版图文件并提交代工厂进行流片。	IC Validator（最终签核） PrimeTime（最终时序签核）	Pegasus（最终签核） Tempus（最终时序签核）	Calibre（最终物理签核，业界最广泛用于流片前最终检查）

注：上表按照典型数字IC设计流程顺序排列；实际项目中综合、物理设计、时序签核、物理验证等环节通常存在多轮迭代（如ECO工程变更单），LEC也会随之重复执行。

数字集成电路设计流程示意

典型的数字IC设计流程可概括为如下关键路径：

● 规格与架构设计 → RTL设计（含Lint/CDC检查）→ 功能验证/仿真

● → 逻辑综合（生成门级网表）→ 综合后等价性检查（LEC，第一次：网表 vs. RTL）

● → DFT插入（扫描链/MBIST）→ DFT插入后等价性检查（LEC，第二次：DFT前 vs. DFT后网表）

● → 物理设计：布局规划 → 时钟树综合（CTS）→ 布局布线（同时进行STA时序收敛，期间ECO变更后通常还会再次执行LEC）

● → 物理验证（DRC/LVS/ERC）→ 寄生参数提取（PEX）→ 功耗/可靠性签核

● → 最终签核确认 → 生成GDSII → 流片（Tape-out）

三、模拟/混合信号集成电路（Analog/Mixed-Signal IC）设计流程

模拟/混合信号IC设计以Cadence Virtuoso环境为业界标准的设计平台，围绕原理图—仿真—版图—物理验证—后仿真的迭代闭环展开，强调寄生效应、匹配性、噪声与可靠性的精细控制。物理验证（DRC/LVS）通常先于电气可靠性检查（PERC）执行，因为PERC依赖LVS生成的网表连接性数据库来判断电源域、ESD路径等电气拓扑关系；随后再进行寄生参数提取（PEX）与版图后仿真。流程与各厂商对应工具如下表所示：

设计环节	主要任务说明	Synopsys	Cadence	Siemens EDA
1. 规格制定	根据系统需求确定模拟/混合信号模块的性能指标（增益、带宽、噪声、功耗、面积等），制定设计规格说明书。	无专用工具，通常结合系统级仿真（如 SaberRD、MATLAB 等第三方工具）	无专用工具，通常结合 Virtuoso 系统级建模环境	无专用工具，通常结合客户自有流程
2. 原理图设计（Schematic Capture）	在原理图编辑环境中搭建电路拓扑，选取器件与工艺库单元，构建可仿真的电路网表。	Custom Compiler（原理图与版图一体化环境）	Virtuoso Schematic Editor（业界标准环境）	无主流独立原理图捕获工具；通常在 Virtuoso 环境中完成原理图，再调用 Siemens 仿真器
3. 电路仿真（SPICE级）	进行直流（DC）、交流（AC）、瞬态（Transient）、噪声、失真及蒙特卡洛统计仿真，验证电路性能是否满足规格。	HSPICE（业界金标准） PrimeSim（新一代高精度/高性能仿真器，含 PrimeSim HSPICE/XA/Pro） FineSim / CustomSim（大规模电路仿真）	Spectre / Spectre X（业界主流仿真器） ADE（Analog Design Environment，仿真管理界面） AMS Designer（数模混合仿真）	Eldo（经典SPICE仿真器） ADiT（快速SPICE） Analog FastSPICE（AFS，源自 Berkeley Design Automation 收购，大规模/高精度快速SPICE） Symphony（数模混合信号仿真平台）
4. 版图设计（Layout）	根据原理图及工艺设计规则完成器件版图绘制、匹配布局、屏蔽与走线，兼顾寄生效应与可制造性。	Custom Compiler（版图环境，含约束驱动布局布线）	Virtuoso Layout Suite / Virtuoso Layout Suite XL（业界标准）	Tanner L-Edit（源自 Tanner EDA 收购，面向中小规模模拟、MEMS、传感器类版图）
5. 物理验证（DRC/LVS/Antenna）	对模拟版图进行设计规则检查（DRC）、版图与原理图一致性检查（LVS），并覆盖天线效应（Antenna）等代工厂签核要求的专项检查，确保版图符合代工厂签核规则；LVS生成的网表连接性数据库同时是后续电气可靠性检查（PERC）的基础输入。	IC Validator	Pegasus Verification System（新一代） Assura（历史产品）	Calibre（模拟/混合信号领域市占率最高，业界标准）
6. 电气可靠性检查（ERC/PERC）	基于LVS连接性数据库，检查ESD保护、闩锁效应（Latch-up）、电压域冲突、天线效应等电气可靠性问题（ERC, Electrical Rule Check；PERC, Programmable Electrical Rule Check），是模拟/混合信号芯片签核的重要环节。	IC Validator ERC	Pegasus ERC	Calibre PERC（业界领先的可编程电气规则检查工具）
7. 寄生参数提取与版图后仿真（PEX）	从版图提取寄生RC(L)参数（PEX, Parasitic Extraction）并反标注回原理图网表，进行考虑寄生效应的后仿真，验证实际版图性能是否仍满足规格。	StarRC（寄生提取）+ HSPICE/PrimeSim（后仿真）	Quantus QRC（寄生提取）+ Spectre（后仿真）	Calibre xACT（寄生提取）+ Eldo/AFS（后仿真）
8. 变异分析与良率优化	进行工艺偏差（Process Variation）、蒙特卡洛统计分析、良率与鲁棒性优化，以及仿真模型特征化，提升设计对制造波动的容忍度。	HSPICE/PrimeSim 内建蒙特卡洛分析 CustomSim 大规模统计仿真	Virtuoso Variation Option Spectre 蒙特卡洛分析	Solido Design Environment（变异感知设计 Variation-aware Design、蒙特卡洛加速、器件/工艺特征化，业界领先）
9. 签核与流片（Tape-out）	完成最终DRC/LVS/PERC/寄生签核及良率检查后，生成GDSII/OASIS文件提交代工厂流片。	IC Validator（物理签核）	Pegasus（物理签核）	Calibre（物理签核，模拟/混合信号领域最广泛使用）

注：模拟设计中"仿真—版图—物理验证—后仿真"环节通常需要多次迭代收敛，直至后仿真结果满足规格要求。

模拟/混合信号集成电路设计流程示意

● 规格制定 → 原理图设计（Schematic）→ 前仿真（DC/AC/瞬态/噪声/蒙特卡洛）

● → 版图设计（Layout，含匹配、屏蔽、ESD考虑）→ 物理验证（DRC/LVS）

● → 电气可靠性检查（ERC/PERC，基于LVS连接性数据库）→ 寄生参数提取（PEX）与版图后仿真

→ 变异分析与良率优化 → 签核确认 → 生成GDSII → 流片（Tape-out）

四、三大厂商 EDA 工具链总览对照表

为便于快速查阅，下表按能力类别汇总 Synopsys、Cadence、Siemens EDA 在数字与模拟设计各环节的代表性产品：

能力类别	Synopsys	Cadence	Siemens EDA
RTL 仿真	VCS	Xcelium	Questa
调试/波形	Verdi	SimVision / Indago	Visualizer
形式验证（LEC）	VC Formal / Formality	JasperGold / Conformal	Questa Formal
硬件仿真/加速/原型	ZeBu	Palladium / Protium	Veloce
逻辑综合	Fusion Compiler（先进工艺主推） Design Compiler（传统流程仍广泛使用）	Genus	（无主流独立产品）
布局布线（P&R）	Fusion Compiler（先进工艺） IC Compiler II（成熟/传统工艺）	Innovus	Nitro-SoC / Olympus-SoC
静态时序分析（STA）	PrimeTime	Tempus	（无主流独立签核产品）
功耗分析/签核	PrimePower / PrimeTime PX	Voltus	（无主打产品）
DFT / ATPG	DFTMAX / TetraMAX	Modus	Tessent（业界主流）
物理验证（DRC/LVS）	IC Validator	Pegasus（原 Assura）	Calibre（业界标准）
寄生参数提取（PEX）	StarRC	Quantus	Calibre xACT
电气可靠性检查（PERC）	IC Validator ERC	Pegasus ERC	Calibre PERC（业界领先）
模拟电路仿真（SPICE）	HSPICE / PrimeSim / CustomSim	Spectre	Eldo / AFS / ADiT
原理图/版图设计环境	Custom Compiler	Virtuoso（业界标准）	Tanner L-Edit（细分市场）
变异分析/ 蒙特卡洛/特征化	HSPICE/PrimeSim 内建	Virtuoso Variation Option	Solido（业界领先）

五、常见文件格式速查表

数字与模拟IC设计流程中，各EDA工具之间通过一系列标准化文件格式交换数据，理解这些格式有助于把握工具链的衔接关系。常见格式速查如下：

文件格式	全称	用途说明	典型使用阶段
Verilog / VHDL	Hardware Description Language（硬件描述语言）	用于RTL设计与仿真的源码格式，描述数字电路的行为与结构，是数字IC设计流程的起点。	RTL设计/仿真
SDC	Synopsys Design Constraints（设计约束格式）	描述时钟定义、输入输出延迟、时序例外等时序约束，是综合、STA、P&R各工具之间传递约束的事实标准格式。	综合/STA/P&R
Liberty （.lib）	Liberty Timing Format（标准单元库特征文件格式）	描述标准单元/IP的时序、功耗、噪声等特征模型，供综合、STA、功耗分析工具读取使用。	综合/STA/功耗分析
LEF	Library Exchange Format（库交换格式）	描述标准单元/宏单元的物理版图抽象信息（引脚位置、金属层、布线阻挡区等），是布局布线的物理库输入。	布局布线（P&R）
DEF	Design Exchange Format（设计交换格式）	描述芯片版图的具体物理实现信息（单元布局坐标、布线、过孔等），常与LEF配合用于工具间的物理设计数据交换。	P&R/物理验证
SPEF	Standard Parasitic Exchange Format（标准寄生交换格式）	描述从版图中提取出的互连线寄生电阻/电容/电感参数，供签核级STA和功耗分析工具读取。	寄生提取后/STA签核
SDF	Standard Delay Format（标准延迟格式）	描述门级单元与互连线的延迟信息，用于门级仿真的延迟反标注（Back-annotation），验证时序相关的功能正确性。	门级仿真
UPF / CPF	Unified/Common Power Format（统一/通用功耗格式）	描述低功耗设计意图，包括电源域划分、电平转换单元、隔离单元、保持单元等，贯穿RTL到P&R的低功耗设计与验证全流程。	低功耗综合/验证/实现
GDSII	Graphic Database System II（版图数据交换格式）	描述芯片版图的几何图形数据，是物理验证与代工厂流片的传统标准格式。	物理验证/流片
OASIS	Open Artwork System Interchange Standard（开放版图交换标准）	新一代版图数据格式，相较GDSII文件体积更小、压缩率更高，在7nm及以下先进工艺节点已被大量代工厂采用。	物理验证/流片（先进工艺）

注：除以上格式外，不同厂商工具在部分环节还存在私有/扩展格式（如Milkyway、OpenAccess数据库等），但上表所列均为跨厂商通用的行业标准交换格式。

从设计、仿真、验证、物理实现到晶圆制造与先进封装的国产EDA---华大九天 EDA 工具体系

Thu, 02 Jul 2026 08:33:42 +0800

一、概述

华大九天（Empyrean Technology，股票代码301269.SZ）成立于2009年，是国内规模最大、产品线最全、综合技术实力最强的本土EDA企业，其核心研发团队自20世纪90年代起即参与中国首款自主知识产权EDA系统"熊猫ICCAD系统"的研发，是中国EDA产业自主可控历程的核心参与者与见证者。经过十余年的自主研发与产业化积累，华大九天已形成覆盖模拟电路、存储电路、射频电路、平板显示电路设计全流程，以及数字电路设计部分环节、晶圆制造、先进封装设计的产品体系，公司官方将其战略目标表述为"成为全流程、全领域、全球领先的EDA提供商"。

与Synopsys、Cadence、Siemens EDA三大国际巨头相比，华大九天目前的优势领域集中在模拟/数模混合IC全定制设计（原理图、版图、仿真、物理验证、寄生提取一体化）以及平板显示电路设计（全球市占率长期保持领先）；数字电路设计方面已具备单元库特征化、逻辑综合、时序功耗优化等关键环节能力，但独立的数字布局布线（P&R）与专用DFT/ATPG工具仍是公开产品体系中的空白，公司在多份公开财报及投资者交流中明确将其列为2025-2027年重点补齐方向；晶圆制造与先进封装/3DIC领域，公司近两年通过自研新品（如Andes系列智能化平台、Argus 3DStac、Storm）持续扩展能力边界，同时保持与生态伙伴（如合见工软、芯华章）的技术协同。

需要特别说明的是：（1）本文依据公开资料（华大九天官网、公司财报、投资者调研纪要及行业媒体报道）系统梳理，工具的功能定位、集成关系及最新进展以2026年上半年前公开信息为准，具体版本能力请以官方最新文档为准；（2）与Synopsys等国际厂商不同，华大九天绝大多数工具以图形化界面（GUI）作为主要交互方式，公开资料中并未披露标准化的命令行调用语法，因此本文"调用方式"一栏采用对其交互模式的客观描述，而非具体命令行示例，请勿将其等同于官方命令；（3）华大九天曾于2025年3月宣布筹划收购专注于系统级仿真（SI/PI/电磁/电热/应力）的芯和半导体（Xpeedic），但该交易已于2025年7月正式终止，因此芯和半导体的Metis、Notus、XEDS、ChannelExpert、IRIS等产品目前并不属于华大九天产品体系，本文将其作为生态背景单独说明，不计入华大九天自有工具清单。

二、全定制模拟IC设计平台（Aether体系）

该类工具面向全定制（Full-Custom）模拟、数模混合信号及存储器电路的原理图绘制、版图设计与一体化仿真集成环境，是华大九天技术实力最强、产业化程度最高的产品线，也是公司模拟电路设计全流程EDA工具系统的核心入口平台。

Empyrean Aether （原理图/版图一体化设计平台）

定位：基于Open Access数据格式的一站式数模混合信号IC设计平台，是模拟/定制IC设计流程的核心生产力工具。

对标/关联：对标Cadence Virtuoso，是华大九天在全定制模拟设计领域的旗舰产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，平台内含Design Manager（设计数据库管理）、dMan（版本管理）、Schematic Editor（原理图编辑器）、MDE/Advanced MDE（混合信号设计仿真环境）、Layout Editor（版图编辑器）及TCL脚本系统等子模块。

输入格式：工艺PDK（支持以Vcell为核心的ePDK及不断演进的iPDK标准）、EDIF/SPICE/Verilog网表、SPICE模型库

输出格式：版图数据（OpenAccess数据库、GDSII/OASIS）、原理图网表（SPICE/Verilog-A）、仿真配置数据

说明：Empyrean Aether是华大九天模拟电路设计全流程EDA工具系统的枢纽平台，提供原理图编辑、版图编辑及仿真集成环境三位一体的设计流程，并与电路仿真工具（Empyrean ALPS）、物理验证工具（Empyrean Argus）、寄生参数提取工具（Empyrean RCExplorer）以及功率器件可靠性分析工具（Empyrean Polas）等无缝集成，为用户提供完整、平滑、高效的一站式设计流程。工具支持层次化电路设计、实时电路规则检查（Realtime ERC）、继承连接及层次化线网追踪等功能。华大九天同时提供专业化的器件建模、PDK开发、物理验证规则及寄生参数抽取文件开发服务团队，协助客户打通生产与设计的桥梁，目前已与全球知名Foundry及Design House建立紧密合作，协助客户完成芯片流片数十亿颗。此外，公司还推出了基于Python的开放式生态扩展环境PyAether，面向电路设计自动化、PCell开发及流程定制提供脚本化二次开发接口。

Empyrean iWave

定位：电路仿真波形查看与分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，通常在Aether MDE仿真环境内联动调用。

输入格式：ALPS等仿真器产生的波形数据、测量结果文件

输出格式：波形显示（屏幕）、测量报告、标注图导出

说明：与Aether的混合信号设计仿真环境（MDE）及电路仿真工具Empyrean ALPS紧密集成，为模拟、数字及混合信号电路设计提供交互式波形查看、参数化测量与结果后处理能力，是模拟电路仿真结果分析的可视化工具，功能定位类似于国际厂商仿真平台中的波形查看器模块。

三、电路仿真工具（ALPS体系）

该类工具覆盖从晶体管级SPICE精确仿真到CPU-GPU异构加速大规模仿真的完整引擎体系，解决了大规模电路仿真中速度、容量与工艺角覆盖度之间的固有矛盾，是华大九天模拟及混合信号电路验证能力的核心支撑。

Empyrean ALPS （Accurate Large capacity Parallel SPICE）

定位：高速高精度并行晶体管级电路仿真工具，是大规模电路版图后仿真的核心引擎。

对标/关联：对标Synopsys PrimeSim HSPICE/FineSim及Cadence Spectre系列产品定位。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可通过PrimeWave类似的仿真环境管理界面配置分析类型（DC/AC/瞬态/噪声等）并提交任务。

输入格式：SPICE网表（.sp/.cir）、工艺模型库、激励文件

输出格式：波形数据、测量结果、仿真日志

说明：基于创新的智能矩阵求解算法与高效并行技术，支持数千万元器件规模的电路仿真和数模混合信号仿真，突破了传统SPICE仿真工具在大规模后仿真场景下速度与容量的瓶颈，仿真速度较传统仿真工具有显著提升，是华大九天模拟电路设计全流程EDA工具系统中电路仿真的核心组件。

Empyrean ALPS-GT （异构仿真系统）

定位：基于CPU-GPU异构平台的电路仿真系统。

对标/关联：在超大规模电路仿真定位上对标Synopsys PrimeSim XA/FineSim及同类GPU加速仿真方案。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：SPICE网表、工艺模型库

输出格式：波形数据、仿真摘要报告

说明：将传统基于CPU的电路仿真拓展至CPU-GPU异构算力体系，针对GPU架构特点设计了适配的数据存储结构、矩阵求解算法及高效的CPU-GPU任务调度算法。相比传统纯CPU仿真工具，ALPS-GT在超大规模电路仿真验证效率上有大幅改善，有助于解决先进工艺设计的仿真验证瓶颈，被公司官方称为业界领先产品之一，是华大九天在AI驱动/异构算力EDA方向的代表性成果。

此外，ALPS体系针对射频电路与平板显示电路分别衍生出Empyrean ALPS RF与Empyrean ALPS FPD两个专用分支（详见本文第七、六节），并已支持面向先进封装/3DIC场景的跨工艺节点（Multi-Technology）联合仿真能力（详见第九节）。

四、物理验证、寄生提取与可靠性分析

该类工具用于在版图完成后验证设计规则与电气一致性，提取版图寄生效应以支撑精确的仿真与时序分析，并针对功率器件、电源网络等场景提供专用可靠性分析能力，是华大九天Signoff级签核能力的核心构成。

Empyrean Argus

定位：新一代纳米级芯片层次化并行物理验证工具，覆盖DRC（设计规则检查）、LVS（版图与电路一致性检查）等核心物理验证功能。

对标/关联：对标西门子（Mentor）Calibre物理验证套件。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可无缝集成于Aether、Skipper等设计与版图处理平台内联动调用。

输入格式：版图数据（GDSII/OASIS）、设计规则文件、参考网表（用于LVS）

输出格式：DRC/LVS违例数据库、检查报告

说明：Argus根据不同设计类型版图的特点进行了专门优化：针对存储、传感器等设计中的大规模重复单元阵列，通过高性能版图预处理技术缩短大规模版图验证时间；针对模拟版图设计中的复杂图形，通过高精度扫描线技术实现高精度检查与器件提取；针对CIS类设计，通过阵列重构与图形（Pattern）识别技术大幅降低冗余违例数量级。Argus已全面覆盖模拟、射频、存储、数字、面板等各类芯片设计与制造环节，并延伸至先进封装（Argus-PKG）与3DIC（Argus 3DStac）领域，在面板领域占据中国超95%的市场份额，是事实上的Signoff标准；在大规模数字及数模混合IC领域通过层次化与并行算法创新实现2-5倍以上性能提升；已通过三星、XFab等海外晶圆厂认证，国内主要晶圆厂均与其保持规则迁移合作。

Empyrean RCExplorer

定位：寄生参数提取工具，面向Signoff阶段的高精度寄生提取需求。

对标/关联：对标Synopsys StarRC及西门子（Mentor）Calibre xRC。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，可集成于Aether平台并输出用于寄生反标与分析的Extracted View数据。

输入格式：版图数据（GDSII/OASIS）、LVS网表、工艺寄生模型

输出格式：含寄生参数的电路网表（SPEF/DSPF类似格式）、点到点寄生参数计算及时延分析结果

说明：支持对模拟电路进行晶体管级和单元级的后仿网表提取，同时提供点到点寄生参数计算和时延分析功能；内置高精度场求解器，具备三维高精度提取和准三维快速提取两种模式，满足不同精度与效率需求的组合。工具紧密集成于可靠性分析工具Empyrean Patron，为EM/IR、自热等可靠性分析提供后端寄生数据支撑。数字电路场景下的RCExplorer采用多线程与多机并行技术，用于大规模数字电路设计的高精度寄生参数快速提取。

Empyrean ADA

定位：版图寄生参数分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：版图数据、RCExplorer提取的寄生网络

输出格式：寄生参数定位分析视图、问题定位报告

说明：广泛应用于模拟/模拟数字混合设计版图寄生参数分析场景，帮助模拟IC前端及后端设计人员快速定位由寄生参数引起的性能或时序问题，是Aether/RCExplorer后端签核数据与前端设计调试之间的分析桥梁工具。

Empyrean Skipper

定位：海量版图高效处理平台，提供版图显示、查看、编辑及IP合并（IP Merge）能力。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：超大规模版图数据（GDSII/OASIS）、多个IP版图数据源

输出格式：合并后的版图数据、返标（Cross-Probing）分析视图

说明：支持超大规模版图数据的快速读取与显示，IP Merge功能支持通过图形化界面或脚本方式快速完成IP合并；同时集成了Argus/FlashLVL验证能力，可对合并后的版图进行验证并快速返标，是大规模SoC及先进封装场景下版图集成与海量数据处理的关键基础设施工具。

Empyrean Polas

定位：功率器件（Power IC）可靠性分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：功率器件版图、器件电气/热参数配置

输出格式：导通电阻（Rdson）、电迁移（EM）及温度分布分析报告

说明：提供专注于Power IC设计的多种产品性能分析模块，高效支持功率器件可靠性分析等应用，能够对多管串联等复杂功率器件结构的Rdson分布与EM风险进行细致评估，是分立器件与电源管理芯片设计可靠性保障的重要工具，已获得韦尔股份等功率器件设计公司的实际应用验证。

Empyrean Patron

定位：晶体管级电源完整性分析工具，聚焦模拟芯片的电源完整性检查。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：RCExplorer提取的寄生数据、版图数据

输出格式：动态EM/IR分析报告、自热效应报告、多状态EM/IR检查报告

说明：主要提供动态EM/IR、自热效应和多状态EM/IR分析能力，工具轻量化且具备快速可视化界面，支持版图反标功能，配置简单、易于上手，已获得Diodes等国际客户的正面评价与采用。

五、数字电路设计EDA工具

华大九天数字电路设计EDA工具目前为数字电路设计流程的部分关键环节提供解决方案，覆盖单元库特征化、逻辑综合、时序功耗优化、时钟质量分析及数字物理验证/寄生提取等环节；独立的数字布局布线（Place & Route）与专用可测性设计（DFT/ATPG）工具截至公开资料整理时点仍是产品线空白，公司多份财报及投资者交流材料中均将其列为2025-2027年重点补齐方向（详见第十一节）。

Empyrean Liberal （含 Liberal Mem / Liberal IP）

定位：单元库特征化提取工具及其存储器、混合信号IP扩展版本。

对标/关联：对标Synopsys SiliconSmart及Cadence Liberate。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：单元/存储器/混合信号IP的SPICE网表、工艺模型、表征条件配置

输出格式：标准单元库时序/功耗特征化模型（.lib类文本格式）

说明：Empyrean Liberal提供一套自动提取标准单元库时序和功耗特征化模型的解决方案，用于数字电路设计的时序和功耗分析。其扩展版本Liberal Mem（存储器电路特征化）与Liberal IP（混合信号电路模块特征化）采用静态分析与动态仿真相结合的创新方法进行特征化建模，相较常规基于全电路仿真的特征化方式实现了10倍以上的速度提升，公司近期发布的基于GPU平台的单元库特征化提取能力进一步提升了大规模库表征的效率。

Empyrean Qualib

定位：单元库/IP质量验证工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：单元库/IP的.lib模型、版图、网表数据

输出格式：库/IP质量分析验证报告

说明：提供全面的单元库/IP质量分析验证方案，为高质量完成设计并达成设计指标提供保障。该工具已于2023年获得ISO 26262 TCL3与IEC 61508 T2国际标准认证证书，具备支持汽车安全完整性最高ASIL D级别芯片设计所需的库质量保障能力，是华大九天切入车规芯片设计生态的重要认证成果。

Empyrean ApexSyn

定位：逻辑综合工具，实现从RTL设计到门级网表的自动综合。

对标/关联：对标Synopsys Design Compiler/Fusion Compiler及Cadence Genus。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：RTL（Verilog/VHDL）、标准单元库、设计约束

输出格式：门级网表、扫描链插入后网表、面积/时序/功耗报告

说明：实现了从RTL设计到门级网表的自动综合、扫描链电路插入，以及对设计性能、面积和功耗的多目标优化，是补齐华大九天数字设计与实现流程的重要环节，2023年正式推出并已在多家客户实现应用落地。工具支持多种LogicWare设计组件，提升了工具易用性并改善了密集型数据通路设计的结果质量。

ICExplorer-XTop

定位：时序功耗优化工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级网表、单元库、SDC类约束、寄生数据

输出格式：优化后网表、建立时间/保持时间/瞬变时间/漏电功耗优化报告

说明：针对先进工艺、大规模设计和多工作场景下的时序收敛难题，提供一站式时序功耗优化解决方案，涵盖建立时间、保持时间、瞬变时间和漏电功耗优化等多个维度，是数字后端时序收敛环节的核心工具之一。

ICExplorer-XTime

定位：高精度时序仿真分析工具。

对标/关联：在晶体管级/高精度时序分析定位上对标Synopsys NanoTime。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级/晶体管级网表、工艺模型、约束文件

输出格式：高精度时序分析报告

说明：面向先进工艺和低电压设计提供高精度时序仿真分析方案，有效解决了先进工艺和低电压设计条件下传统静态时序分析方法难以准确评估时序裕量和设计可靠性的难题，与ICExplorer-XTop共同构成华大九天在时序signoff方向的核心能力组合。

Empyrean ClockExplorer

定位：时钟质量检视与分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：门级网表、时钟树结构数据、约束文件

输出格式：时钟质量分析报告

说明：提供一站式时钟分析和质量检查解决方案，可在时钟树综合前后进行时钟结构质量评估，减少时钟树综合前后端的反复迭代次数，提升时钟设计效率，是数字后端时序收敛流程中的专用分析工具。

Andes 2.0 （数字设计自动化平台）

定位：AI驱动的数字设计自动化平台，2025年三季度发布的新一代产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：数字设计流程脚本与参数空间、多线程运行环境配置

输出格式：算法与多线程性能优化后的设计运行结果

说明：Andes 2.0聚焦算法与多线程性能优化，是华大九天"Andes系列智动化平台"在数字电路设计领域的代表产品，体现了公司将AI/自动化技术引入EDA工具链、提升大规模数字设计运行效率的技术路线。Andes系列在模拟（AndesAMS）及平板显示（AndesFPD）领域也有对应产品发布（详见第六节），体现出公司AI+EDA战略在多条产品线上的横向复用。

数字物理验证与数字寄生参数提取分别复用本文第四节所述的Empyrean Argus（面向大规模数字电路的层次化并行验证）与Empyrean RCExplorer（数字场景下的多线程多机并行提取），二者已针对数字电路的规模特点做了专项优化，显著提升了大规模数字电路验证与提取的周期效率。此外，公司公开资料中亦提及形式化属性验证工具、组合逻辑等价性验证工具及形式化规则集检查工具等静态/形式化验证能力，但截至资料整理时点尚未见明确独立品牌名称对外发布，功能定位大致对应Synopsys Formality/VC Formal及VC Static一类工具。

六、平板显示电路设计全流程EDA工具系统

平板显示（FPD）电路设计是华大九天技术优势最为突出的领域之一，官方资料显示其在显示面板EDA工具全球市占率长期保持第一，是国内90%以上平板显示企业及海外顶尖终端厂商的实际选用工具，已形成从器件建模到版图验证的自主全流程能力。

Empyrean XModel FPD

定位：平板显示电路设计器件模型提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：器件测试数据、工艺参数

输出格式：Global/Binning/Corner/统计模型及Hysteresis/Stress可靠性模型

说明：继承原Esim FPD Model工具的器件自有建模机理，新增四端器件和可靠性模型解决方案，实现了器件数据分析、模型提取、模型验证的全流程功能；内置业界标准RPI A-Si、RPI Poly-Si模型及公司基于先进工艺器件物理特性自研的紧凑模型，可满足平板显示电路设计的仿真需求。

Empyrean Aether FPD / Aurora FPD

定位：平板显示电路设计原理图与版图编辑工具及其升级产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板显示电路原理图、异形版图设计规则

输出格式：平板显示版图数据、原理图网表

说明：Aether FPD适用于平板显示电路设计的相关环节，特别针对异形平板显示电路设计提供高效专用解决方案；升级产品Aurora FPD在核心数据库和版图编辑方面进行了技术升级，提升了版图编辑与显示性能，增强了触控面板（TP）设计、极窄边框设计功能和易用性，并优化了OLED面板布线技术。

Empyrean ALPS FPD

定位：平板显示电路设计电路仿真工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板显示电路网表、大规模像素阵列结构数据

输出格式：波形数据、仿真报告

说明：面向大尺寸、高清分辨率平板显示设计中晶体管与寄生器件数量急剧增加的挑战，能够处理数千万个元器件规模的设计，通过智能矩阵求解、多核并行及内存管理等技术，在保持SPICE精度的前提下突破了平板显示电路的仿真速度与容量瓶颈，可精确仿真像素电流、串扰效应和动态IR-drop等平板特有效应。

Empyrean Argus FPD

定位：平板显示电路设计物理验证工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图数据、平板专用设计规则

输出格式：DRC违例报告

说明：根据平板显示电路设计特点开发的层次化并行物理验证工具，提供圆弧处理、伪错去重等平板设计特色解决方案，凭借这些能力已占领中国超95%的平板物理验证市场份额，成为面板领域事实上的Signoff标准工具。

Empyrean RCExplorer FPD

定位：平板显示电路设计寄生参数提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图数据、触控/显示层工艺参数

输出格式：像素级/触控面板/液晶电容等寄生参数提取结果

说明：为用户提供高精度平板显示电阻电容提取方案，涵盖像素级电阻电容提取、触控面板电阻电容提取和液晶电容提取等平板显示领域特有的寄生提取需求。

Empyrean Artemis FPD

定位：平板显示电路设计可靠性分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：平板版图与寄生数据、电源网络结构

输出格式：可靠性分析报告

说明：是平板显示电路设计专用的可靠性分析解决方案，与模拟电路领域的Polas/Patron形成呼应，针对平板显示器件与电源网络的特有失效机理提供专项分析能力。

AndesFPD

定位：面向平板显示电路设计的智能化设计平台。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：异形OLED面板设计数据、设计规则

输出格式：优化后的版图设计方案

说明：公司披露该平台可将异形OLED面板设计周期从4-6周缩短至1周以内，同时使良率提升2%-5%，是Andes系列智动化平台在平板显示领域的落地成果，体现了AI辅助设计技术在提升平板显示复杂版图设计效率方面的实际效果。

七、射频电路设计全流程EDA工具系统

华大九天根据化合物工艺射频电路设计的特殊性，发布了国内目前唯一的化合物半导体射频电路设计全流程EDA工具系统，涵盖射频模型提取、原理图编辑、版图编辑、电路仿真及物理验证等关键环节，并通过开放标准接口集成合作伙伴的电磁场仿真工具，贯通了射频电路设计全流程。

Empyrean XModel RF

定位：射频模型提取工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频器件测量数据（电容、电感、晶体管等）

输出格式：射频器件模型（Global/Corner/统计模型）

说明：聚焦射频模型参数提取的各个环节，实现器件测量、模型提取、模型验证等全部功能，支持CMOS、化合物半导体等不同工艺，以及电容、电感、晶体管等多种器件类型的射频模型提取。

Empyrean Aether MW

定位：化合物射频电路设计平台。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频电路原理图、化合物工艺PDK

输出格式：射频版图、综合优化后的电路参数

说明：根据化合物射频电路的设计特点，开发了原理图编辑、版图编辑、射频电路综合、射频数据显示与分析以及射频通用元器件库等工具模块，并支持射频电路的优化、调谐与统计分析，解决了化合物射频电路从原理图到版图各环节的设计问题。

Empyrean ALPS RF

定位：射频电路仿真工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频电路网表、频域/时域激励设置

输出格式：大信号/小信号/声分析等仿真结果

说明：以频域、时域两大核心算法引擎为基础，实现大信号、小信号以及声分析等完整的射频仿真功能，满足射频电路设计的复杂仿真需求，并采用自主研发的高性能求解引擎大幅提高射频电路设计的仿真效率。

Empyrean Argus（射频专用规则集）

定位：射频电路物理验证工具，是Argus平台针对射频电路设计特点的技术升级与性能调优版本。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：射频版图数据、射频专用设计规则

输出格式：DRC/器件提取报告

说明：在通用Argus平台基础上针对射频电路设计特点进行技术升级和性能调优，实现更加精确的检查及器件提取功能，为用户提供Signoff级别的验证服务，配合易用的调试功能帮助用户快速定位版图设计错误，加速验证过程并缩短射频电路设计周期。

八、晶圆制造EDA工具

该类工具面向晶圆制造厂的工艺开发与IP设计需求，覆盖器件建模、光刻掩模版布局、参数化单元开发以及工艺诊断分析等环节，是华大九天连接IC设计与晶圆制造两端的重要产品线，也是公司近两年新品发布最为密集的方向之一。

Empyrean Demeter

定位：IBIS模型建模工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：缓冲器（Buffer）测量或仿真数据

输出格式：IBIS模型文件

说明：实现从IBIS模型提取、整合、语法检查到精度验证的全流程功能，广泛应用于DRAM、SerDes、模数/数模转换器等各类缓冲器的模型提取工作，是晶圆制造厂向下游设计客户交付标准化IO模型的重要工具。

Empyrean Mage

定位：光刻掩模版布局设计工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：待拼版芯片版图数据、掩模版尺寸约束

输出格式：优化后的掩模版拼版方案

说明：实现一次曝光尽可能多的芯片，从而减少曝光次数、降低机台损耗，并优化晶圆布局以获得最高的晶圆利用率，为光刻掩模版布局设计提供完备高效的解决方案。

Empyrean GoldMask Viewer

定位：掩模版数据查看和分析工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：掩模版生产数据

输出格式：掩模版检测阶段参考数据、分析报告

说明：主要用于掩模版实际生产前的数据检查分析，可产生掩模版检测阶段所需的参考数据，为掩模版数据分析提供完备高效的解决方案。

Empyrean Hail PCM

定位：参数化版图单元（PCell）开发工具。

对标/关联：在PCell开发定位上对标Synopsys PyCell Studio。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，基于Python语言提供API进行PCell开发。

输入格式：Python PCell脚本、工艺规则文件

输出格式：参数化版图单元（PCell View）

说明：基于Python语言提供丰富的参数化版图单元API，支持用户通过编写Python代码开发设计PCell，创建和修改几何图形、实例等版图对象，是工艺PDK开发与维护环节的核心生产工具。

OptimusPro

定位：光学临近效应优化（OPC）工具，2025年三季度发布的新品，适配先进工艺节点。

对标/关联：在OPC定位上对标Synopsys Proteus、西门子（Mentor）Calibre OPC等主流光学邻近校正工具。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：设计版图数据、光刻工艺模型

输出格式：OPC校正后的掩模版数据

说明：面向先进工艺节点的光学临近效应校正需求推出，是华大九天在晶圆制造EDA工具中光刻相关能力方向的最新扩展，标志着公司正逐步从传统的模型提取、掩模拼版等环节向光刻仿真与校正这一技术壁垒更高的领域延伸。

Vision+

定位：工艺诊断与可视化平台，2025年三季度发布的新品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：晶圆制造工艺数据、版图与工艺关联数据

输出格式：工艺诊断可视化报告

说明：强化了晶圆制造分析功能，是华大九天"版图与工艺诊断分析平台"产品方向的迭代升级版本，用于帮助晶圆厂工艺工程师及IP开发团队更高效地定位工艺相关问题，是公司晶圆制造EDA工具体系持续完善的最新体现。

此外，华大九天晶圆制造EDA工具体系还包括存储器编译器开发工具（用于快速生成可供设计团队调用的Memory Compiler工具包）以及此前已发布的单元库/存储器/混合信号IP特征化提取工具（Liberal系列，详见第五节）与单元库/IP质量验证工具（Qualib，详见第五节），二者同时服务于设计侧与制造侧客户，体现了公司产品在设计-制造两端的复用与协同。

九、先进封装与3DIC设计EDA工具

随着摩尔定律放缓，Chiplet（芯粒）异构集成与2.5D/3D先进封装已成为延续算力提升的重要技术路径。华大九天在该领域持续投入自研，形成了覆盖自动布线、物理验证与原理图版图编辑的先进封装/3DIC工具组合，据公司披露该产品线已可将高端AI芯片、GPU等Chiplet设计的人工设计周期缩短60%以上。

Storm

定位：先进封装自动布线工具。

对标/关联：在先进封装自动布线定位上对标Synopsys 3DIC Compiler及Cadence Integrity 3D-IC相关布线能力模块。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：多芯片（die）版图、中介层/RDL工艺规则、Bump坐标数据

输出格式：先进封装互联布线版图

说明：面向业界主流的先进封装硅基工艺和有机RDL（ReDistribution Layer，重布线层）工艺，实现了多芯片间的大规模互联布线、高密度逃逸式布线以及大面积电源地平面布线等功能，解决了先进封装版图设计中因高密度I/O管脚导致传统手动布线耗时巨大的行业痛点。

Argus-PKG

定位：先进封装物理验证工具。

对标/关联：在先进封装物理验证定位上对标Synopsys 3DIC Compiler内建验证能力及同类先进封装Signoff方案。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用，与Storm深度耦合，支持设计期间的快速局部规则检查。

输入格式：先进封装异形版图、多芯片系统连接关系定义

输出格式：先进封装DRC/连接性检查报告

说明：采用异形版图处理、容差处理、异构多芯片整合以及系统连接关系检查等关键核心技术，突破了先进封装转接板中电源地信号开路真假难辨的技术难题；与先进封装自动布线工具Storm深度耦合，使用户可在版图设计期间即按局部区域和检查项目进行快速设计规则检查，实现了"验证前移"，整体校错精度与效率均得到大幅提升。

Aether 3DIC

定位：面向3DIC设计的原理图和版图编辑工具，公司2024年年报披露的新推出产品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：3DIC堆叠结构定义、多芯片原理图/版图数据

输出格式：3DIC系统级版图数据

说明：是Aether平台针对3D堆叠、多芯片协同设计场景的专用扩展，用于支撑3DIC设计中跨芯片、跨工艺节点的原理图与版图协同编辑需求。

Argus 3DStac（Argus3DIC）

定位：3D堆叠界面版图物理验证工具，公司2024年年报及2025年半年报披露的新品。

调用方式：以图形化界面（GUI）为主，集成于对应设计平台内启动，或通过平台内置TCL/Python脚本接口批量调用

输入格式：3D堆叠芯片界面版图数据、键合结构定义

输出格式：3D堆叠界面验证报告

说明：填补了国内高端3DIC设计工具的空白，支持2.5D/3D异构集成封装的全链路验证，是Argus平台面向3DIC堆叠键合界面这一特殊验证场景的专用产品，与Storm、Argus-PKG共同构成华大九天先进封装/3DIC全流程验证能力的核心组合。

在仿真层面，电路仿真工具Empyrean ALPS已支持跨工艺节点（Multi-Technology）联合仿真能力，可满足3DIC设计中不同芯片（Die）分别采用不同工艺节点时的协同仿真需求，与上述版图设计与物理验证工具共同构成华大九天先进封装/3DIC设计的完整技术闭环。

十、生态协同、投资并购与外部合作

鉴于EDA工具链条极长、单一厂商短期内难以实现全环节自主覆盖，华大九天近年来积极通过生态合作、战略投资与并购尝试相结合的方式补齐能力短板，以下产品/合作严格意义上并非华大九天自有产品，特单列说明其边界，以避免与前述自有工具体系混淆。

与合见工软（UniVista）的数模混合仿真合作：2023年，华大九天与合见工软联合推出全国产、高性能的数模混合仿真方案，将合见工软的数字仿真器UVS与华大九天的电路仿真器Empyrean ALPS相结合，满足客户数模混合设计的仿真验证需求，是国产EDA企业间首次由两家技术龙头共同驱动生态建设、打通接口与模型的合作案例。

与芯华章的联合方案：双方在数模混合仿真领域展示了联合解决方案，进一步丰富了华大九天在数模混合验证场景下的生态选项。

对九之星的战略投资：华大九天通过其牵头设立的九天盛世EDA基金参与了逻辑综合EDA工具研发企业九之星（亚科鸿禹）的融资，该公司专注于数字前端逻辑综合工具的自主研发，产品对标海外头部综合工具，全面支持FPGA及ASIC设计，是华大九天补齐数字前端设计工具生态的投资布局之一，但截至公开资料整理时点其产品尚未并表或以联合品牌形式纳入华大九天自有产品线。

拟收购芯和半导体（Xpeedic）及其终止：2025年3月，华大九天曾公告拟收购专注于系统级封装（SiP）、集成无源器件（IPD）及SI/PI/电磁/电热/应力多物理场仿真的芯和半导体（Xpeedic）100%股份，旨在补齐公司在射频仿真、先进封装多物理场分析及"从芯片到系统"集成设计方面的能力短板；芯和半导体的核心产品包括Metis（2.5D/3DIC Chiplet先进封装电磁仿真平台）、Notus（芯片/封装/PCB多物理场分析平台）、XEDS（3D多物理场仿真平台）、ChannelExpert（高速数字系统信号完整性仿真平台）及IRIS（片上无源器件建模仿真工具）等。然而，该收购已于2025年7月被双方正式宣布终止（媒体称"两大国产EDA公司谈崩"）。因此，本文特别提示：上述芯和半导体产品目前并不属于华大九天的自有产品体系，此前部分行业分析文章中将二者产品线合并介绍的表述，反映的是收购尚未终止前的预期状态，读者在查阅相关资料时应注意时效性。

十一、工具体系覆盖现状与差距分析

客观呈现工具链的能力边界，是理解一家EDA厂商真实竞争力的必要前提。综合公司财报、投资者调研纪要及行业分析报告，华大九天当前工具体系的覆盖现状与主要差距大致如下：

已实现全流程覆盖的领域：模拟电路设计（全定制IC）、存储电路设计、平板显示电路设计（FPD）、化合物射频电路设计四大领域，公司官方称已实现全流程覆盖，其中模拟与平板显示两个方向具备与国际三巨头部分环节正面竞争的能力，平板显示物理验证与寄生提取市占率在中国市场超过95%。

部分环节覆盖、尚未实现全流程的领域：数字电路设计方面，公司已具备单元库特征化（Liberal）、单元库/IP质量验证（Qualib）、逻辑综合（ApexSyn）、时序功耗优化（ICExplorer-XTop/XTime）、时钟质量分析（ClockExplorer）及数字物理验证/寄生提取（Argus/RCExplorer数字场景版本）等关键点工具，但独立的数字布局布线（Place & Route）工具与专用可测性设计（DFT）/自动测试向量生成（ATPG）工具，截至本文资料整理时点仍是公开产品体系中的空白环节。公司在2025年三季度投资者交流及多份券商研报中均提及，正在加速研发数字客户亟需的DFT、布局布线等关键点工具，并将2027年作为实现数字电路设计与晶圆制造环节全流程覆盖的目标时间点。

晶圆制造领域：公司持续通过器件建模（Demeter/XModel系列）、光刻掩模版布局（Mage）、参数化单元开发（Hail PCM）等工具支撑晶圆厂工艺开发需求，并于2025年三季度新发布光学临近效应优化工具OptimusPro及工艺诊断可视化平台Vision+，逐步向光刻仿真与校正（OPC/RET）这一技术壁垒更高的方向延伸，但公司公开表述中仍将"晶圆制造EDA工具中的光刻相关工具"列为需要持续补齐的方向，不排除后续通过自研与并购相结合的方式加速推进。

先进封装/3DIC与系统级多物理场仿真：公司通过自研新品（Storm先进封装自动布线、Argus-PKG/Argus 3DStac先进封装及3DIC物理验证、Aether 3DIC）已具备一定的先进封装设计与验证能力，但在更复杂的系统级信号完整性（SI）/电源完整性（PI）/电磁（EM）多物理场协同仿真方面，此前主要依赖与芯和半导体的潜在整合来补强，该收购已于2025年7月终止，意味着华大九天在这一细分领域短期内仍需依靠自研投入或另寻生态合作伙伴来填补能力缺口。

总体而言，华大九天的产品发展路径呈现出"以模拟/平板显示优势领域为基本盘、数字电路设计与晶圆制造光刻环节加速追赶、先进封装/3DIC与系统级仿真通过自研逐步扩展"的态势，这一现状与公司"全流程、全领域、全球领先"的战略目标之间仍存在阶段性差距，但差距正在通过持续高强度的研发投入（据公司2025年半年报，研发费用占营业收入比例高达72.84%）逐步缩小。

十二、工具一览汇总表

下表对全部已确认为华大九天自有产品的工具进行了横向汇总，按类别归类，便于快速检索与比较。表中"对标产品"仅为功能定位层面的参考，不代表两者在技术实现或性能水平上完全等同；标注"（生态合作/非自有）"的条目已在第十节单独说明，不计入公司自有工具统计口径。

工具名称	功能定位	所属类别	对标产品（参考）
Empyrean Aether	原理图/版图一体化设计平台	全定制模拟IC设计	Cadence Virtuoso
Empyrean iWave	波形查看与分析	全定制模拟IC设计	—
Empyrean ALPS	晶体管级并行SPICE仿真	电路仿真	PrimeSim HSPICE/FineSim Spectre
Empyrean ALPS-GT	CPU-GPU异构仿真系统	电路仿真	PrimeSim XA
Empyrean Argus	层次化并行物理验证（DRC/LVS）	物理验证	Calibre
Empyrean RCExplorer	寄生参数提取	寄生提取	StarRC/Calibre xRC
Empyrean ADA	版图寄生参数分析	寄生提取	—
Empyrean Skipper	海量版图处理与IP合并	版图集成	—
Empyrean Polas	功率器件可靠性分析	可靠性分析	—
Empyrean Patron	晶体管级电源完整性(EM/IR)	可靠性分析	—
Empyrean Liberal（含Mem/IP）	单元库/存储器/IP特征化提取	数字电路设计	SiliconSmart/Liberate
Empyrean Qualib	单元库/IP质量验证	数字电路设计	—
Empyrean ApexSyn	逻辑综合（RTL到门级网表）	数字电路设计	Design Compiler
ICExplorer-XTop	时序功耗优化	数字电路设计	—
ICExplorer-XTime	高精度时序仿真分析	数字电路设计	NanoTime
Empyrean ClockExplorer	时钟质量检视分析	数字电路设计	—
Andes 2.0	AI驱动数字设计自动化平台	数字电路设计	DSO.ai/Cerebrus（方向类比）
Empyrean XModel FPD	平板显示器件模型提取	平板显示设计	—
Empyrean Aether FPD/Aurora FPD	平板显示原理图/版图编辑	平板显示设计	—
Empyrean ALPS FPD	平板显示电路仿真	平板显示设计	—
Empyrean Argus FPD	平板显示物理验证	平板显示设计	—
Empyrean RCExplorer FPD	平板显示寄生参数提取	平板显示设计	—
Empyrean Artemis FPD	平板显示可靠性分析	平板显示设计	—
AndesFPD	平板显示智能化设计平台	平板显示设计	—
Empyrean XModel RF	射频模型提取	射频电路设计	—
Empyrean Aether MW	化合物射频电路设计平台	射频电路设计	—
Empyrean ALPS RF	射频电路仿真	射频电路设计	—
Empyrean Argus（射频规则）	射频物理验证	射频电路设计	—
Empyrean Demeter	IBIS模型建模	晶圆制造	—
Empyrean Mage	光刻掩模版布局设计	晶圆制造	—
Empyrean GoldMask Viewer	掩模版数据查看分析	晶圆制造	—
Empyrean Hail PCM	参数化版图单元（PCell）开发	晶圆制造	PyCell Studio
OptimusPro	光学临近效应优化（OPC）	晶圆制造	Proteus/Calibre OPC
Vision+	工艺诊断与可视化平台	晶圆制造	—
Storm	先进封装自动布线	先进封装/3DIC	3DIC Compiler(布线)
Argus-PKG	先进封装物理验证	先进封装/3DIC	—
Aether 3DIC	3DIC原理图/版图编辑	先进封装/3DIC	—
Argus 3DStac（Argus3DIC）	3D堆叠界面版图物理验证	先进封装/3DIC	—

十三、总结

综上所述，华大九天已构建起一套以模拟/数模混合IC全定制设计为核心竞争力、覆盖平板显示与化合物射频电路设计全流程、并向数字电路设计、晶圆制造及先进封装/3DIC领域持续延伸的产品体系。在前端设计侧，Empyrean Aether及其衍生的FPD、MW、3DIC版本构成了跨领域统一的原理图/版图设计入口；在仿真验证侧，ALPS体系以CPU-GPU异构加速能力形成差异化优势；在物理签核侧，Argus、RCExplorer、Polas、Patron共同构成了从DRC/LVS到寄生提取、可靠性分析的完整signoff链条；在数字电路设计侧，Liberal、Qualib、ApexSyn、ICExplorer系列、ClockExplorer及Andes 2.0已覆盖库表征、综合、时序功耗优化等关键环节；在晶圆制造侧，Demeter、Mage、Hail PCM及新近发布的OptimusPro、Vision+持续拓展公司在制造端的服务深度；在先进封装/3DIC侧，Storm、Argus-PKG、Aether 3DIC、Argus 3DStac的组合体现了公司应对Chiplet异构集成时代的前瞻布局。

与此同时，本文也如实呈现了华大九天当前工具体系的边界：数字电路设计中的独立布局布线工具与专用DFT/ATPG工具尚待补齐，先进封装/3DIC领域更复杂的系统级多物理场协同仿真能力此前寄望于对芯和半导体的收购，但该交易已于2025年7月终止，这意味着相关能力缺口的填补路径仍存在不确定性。对于设计团队和行业观察者而言，理解华大九天工具体系"强项领域可对标国际巨头、追赶领域仍需时日"的真实现状，比简单地将其定位为"国产替代的全流程方案"更有助于做出审慎、务实的工具选型与技术路线判断。华大九天官方将2027年设定为数字电路设计与晶圆制造环节实现全流程覆盖的目标时间节点，其后续进展值得持续跟踪。

从物理验证、DFT、仿真验证、HLS到PCB与热仿真的完整工具链---Siemens EDA 工具体系

Wed, 01 Jul 2026 08:52:37 +0800

一、概述

Siemens EDA（原Mentor Graphics，2017年被Siemens收购）是全球三大EDA厂商之一，在EDA行业中具有鲜明的差异化产品定位：与Synopsys、Cadence相比，Siemens EDA的产品矩阵不仅覆盖芯片设计IC领域，还延伸至PCB/系统级设计、电气/电子（E/E）系统设计、高层次综合（HLS）以及工业级热仿真（FloTHERM/FloEFD）等更广泛的电子工程领域，形成了独特的"IC+PCB+系统+热仿真"全栈产品体系。

在IC设计领域，Siemens EDA最具统治性地位的产品是Calibre物理验证套件（nmDRC/nmLVS/xRC/OPC等），其在全球DRC/LVS签核市场的事实标准地位超过任何竞品；在DFT领域，Tessent套件（TestKompress/MemoryBIST/LogicBIST/IJTAG/Diagnosis等）是与Synopsys TestMAX、Cadence Modus直接竞争的主流选择；在数字仿真领域，Questa Sim（前身ModelSim）在FPGA验证与中小规模ASIC仿真中具有广泛用户基础；在模拟仿真领域，Eldo与Analog FastSPICE（AFS）构成Siemens的模拟仿真引擎；Catapult HLS是业界历史较久的高层次综合商业工具之一；HyperLynx套件覆盖PCB级SI/PI分析；FloTHERM是全球应用最广泛的电子设备热设计CFD工具之一。

本文档参照《Synopsys EDA工具体系详解》与《Cadence EDA工具体系详解》的结构与深度，对Siemens EDA主要产品进行系统化梳理，每个工具条目给出定位、对标产品（横向对标Synopsys/Cadence同类产品）、典型启动命令、输入/输出数据格式及详细说明，文末附汇总表格。

二、物理验证：Calibre 套件

Calibre是Siemens EDA在芯片设计领域最具标志性的产品，也是全球半导体行业物理验证的事实标准。Calibre并非单一工具，而是覆盖DRC、LVS、寄生提取（xRC/xACT）、OPC光学邻近效应修正、DFM良率增强、图形匹配（Pattern Matching）、实时在线DRC（RealTime）及掩膜数据验证（MDPverify）等完整物理验证生命周期的产品套件，是三大EDA厂商中在该领域具有绝对主导地位的工具，绝大多数Foundry的官方签核流程均以Calibre为唯一标准。

Calibre nmDRC

定位：设计规则检查（DRC）工具，是业界事实标准的物理验证工具，市场地位远超任何竞品。

对标/关联：对标Synopsys IC Validator DRC / Cadence Pegasus DRC；但在DRC市场，Calibre nmDRC占据绝对主导地位，全球几乎所有主流Foundry（TSMC、SMIC、Samsung、GlobalFoundries等）的DRC Runset均以Calibre为主。

启动命令：calibre -drc -hier -turbo runset.drc

输入格式：GDSII/OASIS版图、DRC Runset规则文件（.drc，由Foundry提供）

输出格式：DRC违例数据库（.results）、结果报告（.summary）

说明：Calibre nmDRC是全球使用最广泛的DRC签核工具，在先进工艺节点（3nm/5nm/7nm等）中几乎是唯一的行业标准选择：包括TSMC、Samsung、GlobalFoundries、SMIC在内的主流Foundry，其官方PDK中的DRC Runset均基于Calibre格式交付，无论设计公司内部使用哪家EDA厂商的布局布线工具，最终DRC签核几乎无一例外使用Calibre nmDRC，这一生态垄断地位短期内无法改变。支持层级化（Hierarchical）与平坦化（Flat）两种验证模式，-turbo选项启用多CPU并行加速。

Calibre nmLVS

定位：版图与电路一致性检查（LVS）工具。

对标/关联：对标Synopsys IC Validator LVS / Cadence Pegasus LVS；同样具备行业标准地位。

启动命令：calibre -lvs -hier runset.lvs

输入格式：GDSII/OASIS版图、参考电路网表（SPICE/CDL）、LVS Runset文件

输出格式：LVS比对报告（.lvs.report）、不一致点列表

说明：Calibre nmLVS对版图提取出的网表与原始电路网表进行逐级比对，验证版图实现与电路设计的功能一致性。支持层级化LVS比对，大幅降低大规模SoC的比对复杂度；内置Smart Filtering机制可自动过滤已知无关违例，提升工程师排查效率。

Calibre xRC / Calibre xACT

定位：寄生参数提取工具套件，覆盖从快速RC提取（xRC）到高精度3D场求解提取（xACT 3D）的完整精度梯度。

对标/关联：对标Synopsys StarRC（xRC部分）与QuickCap（xACT 3D部分）；对标Cadence Quantus QRC / Field Solver。

启动命令：calibre -xrc -turbo runset.xrc （xACT 3D精确提取：calibre -xact3d -i runset.xact）

输入格式：GDSII/OASIS版图、LVS网表、工艺寄生模型（Tech/Process Model）

输出格式：寄生网络文件（SPEF/DSPF/RSPF）、Calibre原生寄生格式，供PrimeTime/Tempus使用

说明：Calibre xRC（eXtracted RC）是与Calibre nmDRC/LVS同根的寄生提取引擎，面向全芯片RC提取，精度通过Process Model与实际工艺对齐。Calibre xACT（eXtracted ACcurate Technology）提供更高精度的提取选项，xACT 3D进一步采用三维场求解方法对先进工艺节点复杂三维互连结构（如FinFET及Gate-All-Around工艺的寄生效应）进行精确建模，作为xRC等规则提取工具的精度校准金标准，两者精度梯度互补，供工程师按需选用。

Calibre OPCpro / Calibre nmOPC

定位：光学邻近效应修正（OPC，Optical Proximity Correction）工具。

对标/关联：在光刻辅助技术（RET/OPC）领域，Calibre OPC同样具有极高市场占有率，为主流Foundry的制程标准工具。

启动命令：calibre -opcpro -hier runset.opc 或 calibre -nmopc runset.nmopc

输入格式：版图（GDSII）、OPC工艺模型（.opcm）、光刻工艺参数

输出格式：经OPC修正后的掩膜版图（GDSII/OASIS）、OPC收敛报告

说明：Calibre OPCpro与nmOPC通过对版图中各图形的边缘进行数学修正，补偿光刻曝光过程中因光的衍射导致的图形失真（即光学邻近效应），使硅片上实际形成的图形尽可能接近设计意图。在先进工艺节点（28nm及以下），OPC已成为光刻流程中不可缺少的必要步骤，Calibre OPC同样是主流Foundry制程的标准工具。

Calibre YieldEnhancer

定位：可制造性优化（DFM，Design for Manufacturing）工具，用于提升芯片良率。

对标/关联：对标Synopsys IC Validator DFM / Cadence Pegasus DFM模块。

启动命令：calibre -drc -hier runset.dfm （DFM检查通常集成在DRC Runset中以单独DFM目标运行）

输入格式：GDSII/OASIS版图、DFM规则文件（Foundry提供的DFM Runset）

输出格式：DFM软性违例报告、Metal Fill建议

说明：YieldEnhancer提供良率增强相关的DFM分析能力，包括Critical Area Analysis（关键面积分析，评估随机缺陷导致良率损失的风险）、Metal Fill（金属冗余填充，满足密度规则并改善平坦化效果）、Via Doubling（双通孔冗余插入，提升互连可靠性）等功能，帮助设计在满足DRC的基础上进一步提升对制造工艺随机波动的鲁棒性。

Calibre Pattern Matching

定位：图形匹配与热点检测工具，用于识别版图中与已知失败图形库相符的高风险结构。

对标/关联：对标Synopsys IC Validator Pattern Matching / Cadence Pegasus Pattern Matching。

启动命令：calibre -drc -hier runset.pm （Pattern Matching通常以独立Goal集成于DRC流程中运行）

输入格式：GDSII/OASIS版图、已知失败图形库（Pattern Library，Foundry或内部积累）

输出格式：热点（Hotspot）位置报告、图形匹配结果数据库

说明：基于图形数据库（Pattern Library），在版图中全局搜索与已知制程失败图形相符的结构，实现"预知性"热点检测，而无需重复耗时的全流程仿真验证。Pattern Library可由Foundry提供（基于制程良率数据积累）或由设计公司自行建立，是先进工艺节点良率收敛的重要手段。

Calibre RealTime

定位：设计过程中实时在线DRC检查（In-Design DRC）能力，在版图编辑器内即时触发Calibre引擎反馈。

对标/关联：使版图编辑器与Calibre签核引擎之间的差距最小化，避免"编辑→导出→批量DRC→返修"的繁琐迭代。

启动命令：通过Virtuoso/Custom Compiler等版图编辑器插件调用，如：calibre -drv -interactive -drc runset.drc

输入格式：实时版图数据（直接从版图编辑器内存读取）

输出格式：即时DRC违例高亮标注（版图编辑器内联显示）、轻量级违例报告

说明：Calibre RealTime将Calibre DRC引擎以插件形式嵌入Virtuoso、Custom Compiler等主流版图编辑环境，允许工程师在绘制版图的过程中实时获取Calibre级别的DRC反馈，无需导出版图再批量运行签核级DRC，从而将DRC违例在设计阶段消除，显著缩短全流程迭代周期。

Calibre MDPverify （Mask Data Preparation Verification）

定位：掩膜数据制备验证工具，验证后OPC版图是否满足掩膜制备规范。

启动命令：calibre -drc -hier runset.mdp

输入格式：OPC修正后的GDSII/OASIS、掩膜制备规则（MDP Runset）

输出格式：MDP级DRC违例报告

说明：MDPverify在Calibre nmDRC与Calibre OPC之后作为掩膜制备（Mask Data Preparation）流程的验证环节，确保经过OPC修正的版图数据满足光罩制备工厂的制备规范要求，是从芯片设计数据到实际光罩制造之间的关键质量把关工具。

三、可测性设计：Tessent 套件

Tessent是Siemens EDA在可测性设计（DFT）领域的统一产品品牌，下设Scan/TestKompress（扫描链插入与压缩ATPG）、MemoryBIST、LogicBIST、IJTAG/Scan Architect（测试访问架构）、Diagnosis（失效诊断）及Visualizer（DFT可视化）等多个子产品，共同构成从DFT规划、结构插入、测试向量生成到量产失效诊断的完整闭环。

Tessent Scan / TestKompress

定位：扫描链插入（Scan Insertion）与基于压缩的ATPG（自动测试向量生成）工具。TestKompress是Tessent ATPG体系中的核心压缩ATPG产品。

对标/关联：对标Synopsys TestMAX DFT/ATPG / Cadence Modus DFT/ATPG。

启动命令：tessent -shell -scan （或通过Tessent Shell TCL脚本：source scan_insert.tcl）

输入格式：门级网表、DFT约束（扫描链/压缩配置）、故障模型定义

输出格式：插入扫描链/TestKompress压缩结构后的网表、测试向量（STIL/WGL/Verilog Testbench）、故障覆盖率报告

说明：Tessent Scan负责向设计中插入IEEE标准扫描链结构，而TestKompress（Test Compression）是Tessent体系中具有行业代表性的基于内嵌压缩的ATPG解决方案：通过在设计中插入专用压缩逻辑（Compressor/Decompressor），在不增加测试引脚数量的前提下成倍提升测试覆盖率并缩短测试时间，是当前大规模SoC测试中节省测试成本的主流技术之一。

Tessent MemoryBIST

定位：存储器内建自测试（Memory BIST）工具。

对标/关联：对标Synopsys TestMAX BIST / Cadence Modus Memory BIST。

启动命令：tessent -shell -memorybist -datafile memory_bist.tcl

输入格式：门级网表（含存储器宏单元实例）、Memory BIST控制器配置

输出格式：插入Memory BIST控制器后的网表、BIST测试覆盖率报告

说明：自动向设计中插入存储器内建自测试（MBIST）控制器，使芯片在量产测试阶段无需外部存储器测试向量即可通过片上自测完成SRAM/ROM等存储器阵列的故障检测，是现代SoC可测性设计的标配能力之一。

Tessent LogicBIST

定位：逻辑内建自测试（Logic BIST）工具，用于不依赖外部ATE的片上逻辑自测。

对标/关联：对标Synopsys TestMAX LogicBIST / Cadence Modus LogicBIST。

启动命令：tessent -shell -logicbist -datafile logicbist.tcl

输入格式：门级网表、Logic BIST架构配置

输出格式：插入Logic BIST控制器后的网表，自测模式覆盖率报告

说明：Logic BIST通过在芯片内部插入伪随机测试图样产生器（PRPG）与多输入特征分析仪（MISR），使芯片能够在量产测试或现场（Field）测试中自主执行逻辑电路的自检，常用于汽车电子（ISO 26262）等功能安全要求较高的场景。

Tessent IJTAG / Tessent Scan Architect

定位：IEEE 1687（IJTAG）片上测试访问架构自动化工具与扫描架构规划工具。

对标/关联：对标Synopsys TestMAX Advisor（扫描架构规划部分）。

启动命令：tessent -shell -ijtag / tessent -shell -scanarchitect

输入格式：设计层次结构、IP测试接口定义（ICL/PDL格式）、DFT约束

输出格式：IEEE 1687标准兼容的测试访问网络（TAN）定义、扫描架构规划方案

说明：Tessent IJTAG按照IEEE 1687标准自动化构建片上测试访问网络（Test Access Network），支持模块化、层级化的测试复用，特别适合复杂SoC中多IP的统一测试接入管理。Tessent Scan Architect则在DFT插入前对扫描链结构（链数量、链长度、分组策略）进行综合规划优化，以最小化测试时间与测试成本为目标给出最优架构方案。

Tessent Diagnosis

定位：量产失效芯片故障定位与诊断工具。

对标/关联：对标Synopsys TestMAX Diagnosis / Cadence Modus Diagnostics。

启动命令：tessent -shell -diagnosis -datafile failed_chip.log

输入格式：量产测试失效数据（ATE失效日志）、扫描链结构描述、门级网表

输出格式：故障候选定位报告（Diagnosis Report）、失效版图热力图（配合布局信息）

说明：Tessent Diagnosis通过分析ATE（自动测试设备）采集的量产失效测试数据，结合芯片扫描链结构与逻辑信息，对每颗失效芯片进行快速故障类型识别与版图位置定位，帮助工艺改善团队高效排查量产良率问题，是连接EDA验证与制造质量管控的重要工具。

Tessent Visualizer

定位：DFT结构可视化与调试工具。

启动命令：tessent -shell -visualizer

输入格式：DFT插入后的网表、扫描链结构数据

输出格式：扫描链结构图形化视图、DFT覆盖率可视化报告

说明：为DFT工程师提供扫描链结构、测试覆盖率及故障诊断结果的图形化可视化能力，帮助直观理解设计的DFT结构与覆盖情况，便于调试DFT插入过程中出现的结构性问题。

四、数字仿真与形式验证：Questa 套件

Questa是Siemens EDA数字仿真与验证领域的统一品牌，覆盖RTL仿真（Questa Sim，前身ModelSim）、形式验证（Questa Formal）、CDC检查（Questa CDC）、低功耗验证（Questa PA）、RTL Lint（Questa Lint）、数模混合仿真（Questa ADMS）以及硬件仿真加速（Veloce Strato）等。Questa Sim/ModelSim在FPGA验证领域具有广泛用户基础，是该细分市场的主流工具之一。

Questa Sim（前身ModelSim） （ModelSim为Legacy名称，当前官方品牌为Questa Sim）

定位：Verilog/VHDL/SystemVerilog数字逻辑仿真器。

对标/关联：对标Synopsys VCS / Cadence Xcelium；ModelSim/Questa Sim在FPGA验证与中小规模ASIC仿真领域具有广泛用户基础。

启动命令：vlib work && vlog +acc top.v && vsim top （GUI模式：vsim -gui）

输入格式：Verilog/VHDL/SystemVerilog/UVM源码（.v/.vhd/.sv）

输出格式：波形数据库（.wlf格式）、日志文件、覆盖率数据库（.ucdb）

说明：Questa Sim（前身ModelSim）是Siemens EDA在数字仿真领域的核心产品，长期作为FPGA开发与中小规模ASIC仿真的标准工具，尤其在FPGA厂商工具链（Xilinx/AMD、Intel/Altera等均曾深度集成ModelSim/Questa）中具有事实标准地位。其三步仿真流程（vlib建库→vlog/vcom编译→vsim仿真）是业内广为人知的操作模式。需要注意的是，ModelSim目前为Legacy名称，Siemens官方已逐步统一为Questa Sim品牌，但ModelSim名称在存量项目与Foundry文档中仍大量出现。

Questa Formal （含Questa Formal Verification / Property Checking / Connectivity Check等子应用）

定位：形式验证平台，覆盖属性检查（Property Checking）、等价性检查（Equivalence Checking）、连接性验证及自动化形式应用（Auto-Formal）。

对标/关联：对标Synopsys VC Formal / Cadence JasperGold。

启动命令：qformal -f formal.tcl 或 questa_formal -do formal.do

输入格式：RTL/网表、SVA属性（Assertion）描述、连接性规约

输出格式：形式化验证报告（属性证明/反例/覆盖率分析）

说明：Questa Formal是Siemens EDA的形式验证平台，主要子应用包括：Questa Formal Property Verification（基于SVA/PSL的属性穷举证明）、Questa Formal Connectivity（端到端连接性验证）、Questa Formal Equivalence（RTL与门级网表功能等价性检查）及Questa AutoCheck（自动检测常见设计缺陷，如X传播、死锁、不可达状态等无需人工编写断言），共同构成Siemens在形式化验证领域的完整产品矩阵。

Questa CDC

定位：时钟域交叉（Clock Domain Crossing）静态分析与形式化验证工具。

对标/关联：对标Synopsys SpyGlass CDC / VC Static CDC / Cadence Conformal CDC。

启动命令：questa_cdc -do cdc_check.do

输入格式：RTL源码（Verilog/VHDL/SystemVerilog）、时钟域定义、同步器规则配置

输出格式：CDC违例报告（亚稳态风险、缺失同步器、多bit信号跨域等）、CDC签核数据库

说明：Questa CDC专注于多时钟域SoC设计中的跨域信号完整性检查，识别潜在亚稳态（Metastability）风险、缺失/错误的同步器（Synchronizer）、多bit数据总线跨域竞争等问题，并支持形式化方法对CDC路径的功能正确性进行穷举验证，是SoC设计中CDC签核的重要工具。

Questa Power Aware (Questa PA)

定位：低功耗结构验证工具，支持UPF/CPF描述的低功耗意图的静态、动态及形式化验证。

对标/关联：对标Synopsys MVTools/VC LP / Cadence Conformal Low Power / Cadence JasperGold LP。

启动命令：vsim -pa top_tb （在Questa Sim仿真环境内启用PA检查）

输入格式：UPF/CPF低功耗描述文件、RTL/门级网表、仿真激励

输出格式：低功耗结构动态/静态违例报告（电源域隔离、保持寄存器、电平转换器违例等）

说明：Questa PA（Power Aware）验证支持在动态仿真过程中实时检查低功耗意图（UPF/CPF）的执行正确性，包括隔离（Isolation）单元功能、电平转换器（Level Shifter）插入完整性、保持寄存器（Retention）上下电行为等，与Questa Formal LP子应用共同构成低功耗验证的动静结合解决方案。

Questa Lint

定位：RTL代码规范静态检查（Lint）工具。

对标/关联：对标Synopsys SpyGlass Lint / Cadence Genus Lint。

启动命令：questa_lint -do lint.do

输入格式：Verilog/VHDL/SystemVerilog RTL源码、检查规则集

输出格式：Lint违例报告（编码规范、潜在逻辑缺陷等）

说明：Questa Lint对RTL源码进行静态结构分析，检查编码规范违规、潜在逻辑缺陷（如锁存器、综合-仿真不一致等）及可读性问题，常在设计前期介入，是数字RTL质量保障的基础工具。

Questa ADMS

定位：Questa数模混合信号（AMS）联合仿真平台。

对标/关联：对标Cadence AMS Designer / Synopsys VCS MX。

启动命令：questasim -ams -f ams_top.do

输入格式：Verilog/VHDL数字代码、Verilog-A/Verilog-AMS/Eldo SPICE模拟网表、连接模块定义

输出格式：混合信号联合仿真波形（.wlf）、联合仿真日志

说明：Questa ADMS将Questa Sim数字仿真引擎与Eldo模拟仿真引擎（或Questa Analog Kernel）联合，支持数字/模拟/Verilog-AMS等多种抽象层级的混合信号协同仿真，是Siemens在数模混合验证领域的核心产品。

Veloce Strato （硬件仿真加速平台）

定位：硬件仿真（Hardware Emulation）系统。

对标/关联：对标Synopsys ZeBu / Cadence Palladium。

启动命令：veloce_compile -f project.cfg （通过Veloce专用硬件加速单元运行）

输入格式：综合后门级网表、硬件加速单元映射配置

输出格式：硬件加速仿真运行结果、波形/事务级调试数据

说明：Veloce Strato是Siemens EDA的硬件仿真加速平台，将芯片设计映射到专用硬件加速结构上运行，提供比软件仿真器高出数千倍的性能，常用于SoC级软硬件协同验证、操作系统启动测试及大规模回归测试加速，与Questa Sim/Formal工具链深度集成。

五、模拟与电路仿真：Eldo / Analog FastSPICE

Siemens EDA（Mentor）在模拟仿真领域提供Eldo（高精度SPICE）与Analog FastSPICE（AFS，面向大规模电路的高速高精度仿真）两条技术路线，配套EZwave波形查看工具，构成Siemens模拟仿真生态。相比Synopsys PrimeSim系列与Cadence Spectre系列，Siemens在该领域的市场份额较小，但在特定用户群体（尤其欧洲客户）中仍有稳固基础。

Eldo （SPICE仿真器，来自Mentor/Siemens收购的法国EDA公司ECAD）

定位：高精度SPICE级模拟电路仿真器，是Siemens EDA在模拟仿真领域的核心产品。

对标/关联：对标Synopsys PrimeSim HSPICE / Cadence Spectre（精度定位相近）。

启动命令：eldo deck.cir -outfile result

输入格式：SPICE网表（.cir/.sp，Eldo扩展SPICE语法）、工艺模型文件（.mdl/.lib）

输出格式：波形数据（.wdb格式，也支持.tr0）、测量报告、日志文件

说明：Eldo是Siemens EDA（Mentor）体系下历史最悠久的SPICE仿真器，具有高精度SPICE级仿真能力，在欧洲及部分亚洲客户群体中有较为稳固的用户基础，与Questa ADMS、ADiT等工具协同构成Siemens模拟仿真生态。Eldo支持Eldo扩展SPICE语法（对标准SPICE格式有所扩展），其波形数据主要以Eldo原生的.wdb格式存储，可通过EZwave等波形查看工具读取。

Analog FastSPICE (AFS) （原Berkeley Design Automation AFS，Mentor收购后纳入Siemens产品线）

定位：FastSPICE仿真器，面向大规模混合信号与存储器电路的快速高精度仿真。

对标/关联：对标Synopsys PrimeSim XA（PrimeSim XA/FineSim）/ Cadence Spectre APS（Accelerated SPICE定位）。

启动命令：afs deck.sp -mt 8 -o result

输入格式：SPICE网表（.sp/.cir）、工艺模型库

输出格式：波形数据（PSF/Eldo .wdb格式）、测量报告

说明：Analog FastSPICE（AFS）来自Berkeley Design Automation（BDA），Mentor收购BDA后将其纳入Siemens/Mentor产品线。AFS的核心技术特点是在保持接近SPICE精度的前提下通过算法创新大幅提升大规模电路仿真速度，尤其在存储器（SRAM、DRAM）、图像传感器（Image Sensor）、高速接口（SerDes）等大规模混合信号电路领域具有较强的竞争优势。

EZwave

定位：波形查看与分析工具，配合Eldo/AFS等仿真器使用。

对标/关联：对标Synopsys Custom WaveView（WaveView）/ Cadence Virtuoso WaveView。

启动命令：ezwave result.wdb 或 ezwave -file result.tr0

输入格式：.wdb（Eldo原生）、.tr0（HSPICE格式，兼容读入）、PSF格式波形

输出格式：波形显示（屏幕）、测量报告（.txt/.csv）、导出图形（.png/.pdf）

说明：EZwave是Siemens EDA体系下配合Eldo、AFS等仿真器使用的波形查看与分析工具，支持多波形叠加对比、参数化测量（延时、增益、相位裕度等）、多种波形格式的读取，是模拟电路仿真结果分析的标准可视化前端，类似于Synopsys WaveView或Cadence的波形查看工具在各自生态中的定位。

六、高层次综合：Catapult HLS

Catapult是Siemens EDA在高层次综合（HLS）领域的旗舰产品，是业界历史较长、在学术界与工业界均有认知度的HLS商业工具之一。

Catapult HLS

定位：高层次综合（High-Level Synthesis，HLS）工具，将C/C++/SystemC算法描述综合为RTL硬件实现。

对标/关联：对标Xilinx/AMD Vitis HLS、Cadence Stratus HLS；Catapult是业界历史最悠久、在学术界与工业界均有较高认知度的HLS工具之一。

启动命令：catapult -gui 或 catapult -shell -f hls_script.tcl

输入格式：C/C++/SystemC算法描述（含数据类型、接口定义）、综合约束（时钟、面积、延迟目标）

输出格式：RTL实现（Verilog/VHDL/SystemC RTL）、综合报告（时序/面积/性能预估）

说明：Catapult HLS将C/C++/SystemC描述的算法自动综合为对应的RTL硬件实现，支持流水线（Pipelining）、循环展开（Loop Unrolling）、资源共享（Resource Sharing）等多种微架构优化策略，并可对不同综合配置进行设计空间探索（Design Space Exploration）。Catapult是业界较早的HLS商业工具之一，在高性能数字信号处理、AI加速器及硬件加速器设计领域具有一定用户积累。

七、FPGA 综合：Precision Synthesis

Precision Synthesis面向主流FPGA平台的第三方逻辑综合，可作为FPGA厂商自带综合工具的替代或补充选项。

Precision Synthesis

定位：FPGA逻辑综合工具，将RTL综合为目标FPGA器件的网表。

对标/关联：对标Synopsys Synplify Pro / Cadence Genus（FPGA流向）；在FPGA综合领域，Precision与Synplify是主要的第三方综合工具选项。

启动命令：precision -project design.prj 或 precision -impl -help

输入格式：Verilog/VHDL/SystemVerilog RTL源码、FPGA器件约束（目标芯片型号、时序约束）

输出格式：FPGA厂商专用网表（.edf/edif格式）、综合后时序/资源报告

说明：Precision Synthesis面向Xilinx/AMD、Intel/Altera、Microchip（Microsemi）等主流FPGA平台，提供第三方独立FPGA综合能力，可作为FPGA厂商自带综合工具（如Vivado综合、Quartus综合）的替代或补充，在某些情况下可获得更优的时序/面积结果。

八、PCB 与系统级设计

Siemens EDA在PCB与系统级设计领域拥有覆盖高中低端市场的完整产品线（Xpedition面向高端复杂板卡、PADS面向中低端市场），以及面向汽车/工业电气系统设计的Capital平台，是三大EDA厂商中PCB产品线最为完整的一家。

Xpedition Enterprise

定位：高端PCB设计与布局布线平台，面向复杂高速/高密度PCB设计场景。

对标/关联：对标Cadence Allegro PCB Designer（Xpedition定位于高端复杂板卡设计场景）。

启动命令：xpedition -gui

输入格式：原理图网表（.asc/.xml）、封装库、PCB约束定义（差分对、阻抗控制等）

输出格式：PCB版图数据（Xpedition原生格式/.pcb，可导出ODB++/Gerber/IPC-2581）、BOM、装配图

说明：Xpedition Enterprise是Siemens EDA面向高端PCB设计的旗舰平台，提供从原理图设计（DxDesigner）、约束管理、约束驱动布局布线到信号完整性（HyperLynx SI联动）分析的完整PCB设计流程，支持复杂高速接口（DDR/SERDES等）、多层高密度互联（HDI）板设计，常用于通信、服务器、高端消费电子等复杂板卡场景。

PADS （入门/中端PCB设计工具，历史上最广泛使用的PCB设计平台之一，目前属于Siemens产品线中面向中低端市场的产品）

定位：中端PCB设计工具，面向中小规模PCB设计团队与教育市场。

对标/关联：对标Cadence Allegro PCB Designer（中低端版本）/ Altium Designer。

启动命令：pads_router -gui

输入格式：原理图网表（.asc）、封装库（.d格式）、PCB设计文件

输出格式：PCB版图（.pcb格式，可导出Gerber/ODB++）、BOM、钻孔文件

说明：PADS历史上长期是全球最广泛使用的中端PCB设计工具之一，2005年被Mentor收购后纳入产品线，目前以PADS Professional/Standard等形式面向中小企业与教育市场。虽然近年逐步向Xpedition体系迁移，但PADS仍在存量用户与中低端市场中保持较高的使用量，是Siemens/Mentor产品线中普及度最高的PCB工具之一。

Capital

定位：电气/电子系统（E/E Systems）设计平台，覆盖汽车/工业领域的线束（Harness）、电气架构设计与系统综合。

对标/关联：在汽车E/E系统设计领域，Capital是Siemens极具竞争力的差异化产品，对标同类产品包括Zuken E3.series等。

启动命令：capital_logic -gui / capital_harness -gui

输入格式：系统架构定义、电气功能需求（来自Model-Based Systems Engineering）、线束物理拓扑约束

输出格式：电气系统原理图、线束设计数据（含连接器/导线定义）、BOM、线束制造数据

说明：Capital面向汽车及工业自动化领域的电气/电子（E/E）系统设计，覆盖从系统级电气架构（Electrical Architecture）定义、ECU与网络规划、线束（Harness）设计，到制造数据生成的完整流程，是Siemens EDA在IC以外、面向电气系统设计领域的重要差异化产品，与Siemens数字化工厂（Teamcenter/NX）生态紧密结合。

九、信号/电源完整性：HyperLynx 套件

HyperLynx是Siemens EDA面向PCB板级信号完整性与电源完整性分析的核心套件，覆盖SI/PI仿真（HyperLynx SI/PI）、设计规则批量检查（HyperLynx DRC）及三维电磁场求解（HyperLynx 3D EM），与Xpedition/PADS设计工具深度集成。

HyperLynx SI/PI

定位：PCB级信号完整性（SI）与电源完整性（PI）分析工具套件。

对标/关联：对标Cadence Sigrity（PowerSI/SystemSI/OptimizePI等子产品）。

启动命令：hyperlynx -board design.hyp （或通过Xpedition/PADS集成调用）

输入格式：PCB版图（Xpedition/PADS原生格式或.hyp中间格式）、IBIS/SPICE I/O模型

输出格式：SI分析报告（反射、串扰、眼图）、PI分析报告（PDN阻抗、IR Drop）

说明：HyperLynx SI/PI是Siemens EDA面向PCB板级信号完整性与电源完整性分析的核心工具，支持前仿真（Pre-route，拓扑探索阶段）与后仿真（Post-route，版图完成后精确分析）两种分析模式，可与Xpedition、PADS等PCB设计工具紧密集成，常用于高速DDR、SERDES、电源分配网络（PDN）的设计验证。

HyperLynx DRC

定位：PCB信号完整性设计规则检查（SI-DRC）工具，在布线完成后自动批量检查常见SI/PI设计规则违例。

启动命令：hyperlynx_drc -board design.hyp -rules si_rules.xml

输入格式：PCB版图、SI/PI设计规则集（XML定义）

输出格式：SI-DRC违例列表与位置报告

说明：HyperLynx DRC基于规则对完成布线后的PCB进行批量SI设计规则检查（如差分对长度匹配违例、参考平面不连续、去耦电容摆放违例等），无需逐一运行全仿真即可快速识别常见SI/PI风险点，是大型PCB设计团队在签核阶段提高效率的重要工具。

HyperLynx 3D EM

定位：针对PCB/封装结构的3D电磁场仿真工具。

对标/关联：定位类似Cadence Clarity 3D Solver（PCB/封装局部结构的3D EM分析）。

启动命令：hyperlynx_3dem -i model.h3d

输入格式：PCB/封装局部三维互连结构（从Xpedition/HyperLynx SI导入）

输出格式：S参数（S-Parameter）、寄生提取结果、三维电场/磁场分布

说明：HyperLynx 3D EM对PCB过孔（Via）、连接器（Connector）、BGA焊球等关键局部三维互连结构进行全波（Full-wave）电磁场求解，为高速接口（如PCIe/USB高速差分对的过孔结构）提供比传统2D-TL模型更精确的寄生参数建模能力，可将S参数结果回导至HyperLynx SI进行系统级链路分析。

十、热仿真：FloTHERM / FloEFD

FloTHERM与FloEFD是Siemens EDA（来自Mentor的Mechanical Analysis产品线）在电子设备热设计领域的核心产品，是Siemens相较Synopsys与Cadence最显著的差异化能力领域之一，在全球电子热设计市场具有主导地位。

FloTHERM

定位：面向电子设备与PCB/封装级的热流体仿真（CFD）工具，主要用于整机/机箱级的热设计与散热分析。

对标/关联：在电子热设计领域，FloTHERM是全球应用最广泛的专用CFD热仿真工具之一，同类产品包括ANSYS Icepak等。

启动命令：flotherm -gui 或 flotherm -batch -project project.flo

输入格式：电子设备几何结构（PCB、器件、风扇、散热器等）、功耗分布（来自Voltus/Celsius联动或手动输入）

输出格式：温度分布图、热阻网络分析报告、散热优化建议

说明：FloTHERM是Siemens EDA（Mentor Mechanical Analysis）在电子热设计领域的旗舰产品，基于计算流体动力学（CFD）方法对电子设备（从单板PCB到整机机柜）进行热流体仿真，帮助设计团队在硬件实物制作前预测热点、优化风冷/液冷散热结构。在先进封装与3D-IC兴起的背景下，FloTHERM也逐步与Siemens封装热仿真产品形成更紧密的联动。

FloEFD

定位：嵌入主流CAD软件（CATIA/NX/SOLIDWORKS/Creo）内的流体/热仿真工具，面向机械工程师使用习惯。

对标/关联：与FloTHERM定位互补：FloTHERM面向专业热设计工程师，FloEFD面向在CAD环境中工作的机械工程师。

启动命令：通过CAD软件插件调用（NX FloEFD/SOLIDWORKS FloEFD等），无独立命令行入口

输入格式：CAD几何模型（CATIA/NX/SOLIDWORKS/Creo原生格式）、材料属性、边界条件

输出格式：流场/温度分布结果、工程报告（内嵌于CAD环境显示）

说明：FloEFD直接嵌入CATIA、Siemens NX、SOLIDWORKS、Creo等主流CAD软件内，让机械工程师无需切换到独立仿真软件即可在设计过程中快速进行流体与热仿真分析，降低了CFD分析的门槛，常用于电子设备机械结构（散热器、外壳、冷却通道）的早期热设计优化。

十一、工具一览汇总表

下表对全部工具的启动命令、输入/输出格式、所属类别及对标产品（横向对标Synopsys/Cadence同类产品）进行横向汇总，便于快速检索与比较（命令行参数为典型示例，具体以实际安装环境为准）：

工具名称	启动命令	输入格式	输出格式	所属类别	对标产品
Calibre nmDRC	calibre -drc -hier -turbo runset.drc	GDSII/OASIS版图、DRC Runset规则文件（.drc，由Foundry提供）	DRC违例数据库（.results）、结果报告（.summary）	物理验证（Calibre套件）	Synopsys IC Validator DRC / Cadence Pegasus DRC
Calibre nmLVS	calibre -lvs -hier runset.lvs	GDSII/OASIS版图、参考电路网表（SPICE/CDL）、LVS Runset文件	LVS比对报告（.lvs.report）、不一致点列表	物理验证（Calibre套件）	Synopsys IC Validator LVS / Cadence Pegasus LVS
Calibre xRC / Calibre xACT	calibre -xrc -turbo runset.xrc （xACT 3D精确提取：calibre -xact3d -i runset.xact）	GDSII/OASIS版图、LVS网表、工艺寄生模型（Tech/Process Model）	寄生网络文件（SPEF/DSPF/RSPF）、Calibre原生寄生格式，供PrimeTime/Tempus使用	物理验证（Calibre套件）	Synopsys StarRC/QuickCap / Cadence Quantus
Calibre OPCpro / Calibre nmOPC	calibre -opcpro -hier runset.opc 或 calibre -nmopc runset.nmopc	版图（GDSII）、OPC工艺模型（.opcm）、光刻工艺参数	经OPC修正后的掩膜版图（GDSII/OASIS）、OPC收敛报告	物理验证（Calibre套件）	（OPC领域Calibre占主导，无直接同类竞品）
Calibre YieldEnhancer	calibre -drc -hier runset.dfm （DFM检查通常集成在DRC Runset中以单独DFM目标运行）	GDSII/OASIS版图、DFM规则文件（Foundry提供的DFM Runset）	DFM软性违例报告、Metal Fill建议	物理验证（Calibre套件）	Synopsys IC Validator DFM / Cadence Pegasus DFM
Calibre Pattern Matching	calibre -drc -hier runset.pm （Pattern Matching通常以独立Goal集成于DRC流程中运行）	GDSII/OASIS版图、已知失败图形库（Pattern Library，Foundry或内部积累）	热点（Hotspot）位置报告、图形匹配结果数据库	物理验证（Calibre套件）	Synopsys IC Validator PM / Cadence Pegasus PM
Calibre RealTime	通过Virtuoso/Custom Compiler等版图编辑器插件调用，如：calibre -drv -interactive -drc runset.drc	实时版图数据（直接从版图编辑器内存读取）	即时DRC违例高亮标注（版图编辑器内联显示）、轻量级违例报告	物理验证（Calibre套件）	（In-Design实时DRC，无直接同类对标）
Calibre MDPverify	calibre -drc -hier runset.mdp	OPC修正后的GDSII/OASIS、掩膜制备规则（MDP Runset）	MDP级DRC违例报告	物理验证（Calibre套件）	—
Tessent Scan / TestKompress	tessent -shell -scan （或通过Tessent Shell TCL脚本：source scan_insert.tcl）	门级网表、DFT约束（扫描链/压缩配置）、故障模型定义	插入扫描链/TestKompress压缩结构后的网表、测试向量（STIL/WGL/Verilog Testbench）、故障覆盖率报告	可测性设计（Tessent套件）	Synopsys TestMAX DFT/ATPG / Cadence Modus
Tessent MemoryBIST	tessent -shell -memorybist -datafile memory_bist.tcl	门级网表（含存储器宏单元实例）、Memory BIST控制器配置	插入Memory BIST控制器后的网表、BIST测试覆盖率报告	可测性设计（Tessent套件）	Synopsys TestMAX BIST / Cadence Modus
Tessent LogicBIST	tessent -shell -logicbist -datafile logicbist.tcl	门级网表、Logic BIST架构配置	插入Logic BIST控制器后的网表，自测模式覆盖率报告	可测性设计（Tessent套件）	Synopsys TestMAX LogicBIST
Tessent IJTAG / Tessent Scan Architect	tessent -shell -ijtag / tessent -shell -scanarchitect	设计层次结构、IP测试接口定义（ICL/PDL格式）、DFT约束	IEEE 1687标准兼容的测试访问网络（TAN）定义、扫描架构规划方案	可测性设计（Tessent套件）	Synopsys TestMAX Advisor
Tessent Diagnosis	tessent -shell -diagnosis -datafile failed_chip.log	量产测试失效数据（ATE失效日志）、扫描链结构描述、门级网表	故障候选定位报告（Diagnosis Report）、失效版图热力图（配合布局信息）	可测性设计（Tessent套件）	Synopsys TestMAX Diagnosis / Cadence Modus Diagnostics
Tessent Visualizer	tessent -shell -visualizer	DFT插入后的网表、扫描链结构数据	扫描链结构图形化视图、DFT覆盖率可视化报告	可测性设计（Tessent套件）	—
Questa Sim（前身ModelSim）	vlib work && vlog +acc top.v && vsim top （GUI模式：vsim -gui）	Verilog/VHDL/SystemVerilog/UVM源码（.v/.vhd/.sv）	波形数据库（.wlf格式）、日志文件、覆盖率数据库（.ucdb）	数字仿真/形式验证（Questa套件）	Synopsys VCS / Cadence Xcelium
Questa Formal	qformal -f formal.tcl 或 questa_formal -do formal.do	RTL/网表、SVA属性（Assertion）描述、连接性规约	形式化验证报告（属性证明/反例/覆盖率分析）	数字仿真/形式验证（Questa套件）	Synopsys VC Formal / Cadence JasperGold
Questa CDC	questa_cdc -do cdc_check.do	RTL源码（Verilog/VHDL/SystemVerilog）、时钟域定义、同步器规则配置	CDC违例报告（亚稳态风险、缺失同步器、多bit信号跨域等）、CDC签核数据库	数字仿真/形式验证（Questa套件）	Synopsys SpyGlass CDC / Cadence Conformal CDC
Questa Power Aware (Questa PA)	vsim -pa top_tb （在Questa Sim仿真环境内启用PA检查）	UPF/CPF低功耗描述文件、RTL/门级网表、仿真激励	低功耗结构动态/静态违例报告（电源域隔离、保持寄存器、电平转换器违例等）	数字仿真/形式验证（Questa套件）	Synopsys MVTools/VC LP / Cadence Conformal LP
Questa Lint	questa_lint -do lint.do	Verilog/VHDL/SystemVerilog RTL源码、检查规则集	Lint违例报告（编码规范、潜在逻辑缺陷等）	数字仿真/形式验证（Questa套件）	Synopsys SpyGlass Lint / Cadence Genus Lint
Questa ADMS	questasim -ams -f ams_top.do	Verilog/VHDL数字代码、Verilog-A/Verilog-AMS/Eldo SPICE模拟网表、连接模块定义	混合信号联合仿真波形（.wlf）、联合仿真日志	数字仿真/形式验证（Questa套件）	Cadence AMS Designer / Synopsys VCS MX
Veloce Strato	veloce_compile -f project.cfg （通过Veloce专用硬件加速单元运行）	综合后门级网表、硬件加速单元映射配置	硬件加速仿真运行结果、波形/事务级调试数据	数字仿真/形式验证（Questa套件）	Synopsys ZeBu / Cadence Palladium
Eldo	eldo deck.cir -outfile result	SPICE网表（.cir/.sp，Eldo扩展SPICE语法）、工艺模型文件（.mdl/.lib）	波形数据（.wdb格式，也支持.tr0）、测量报告、日志文件	模拟/电路仿真	Synopsys PrimeSim HSPICE / Cadence Spectre
Analog FastSPICE (AFS)	afs deck.sp -mt 8 -o result	SPICE网表（.sp/.cir）、工艺模型库	波形数据（PSF/Eldo .wdb格式）、测量报告	模拟/电路仿真	Synopsys PrimeSim XA / Cadence Spectre APS
EZwave	ezwave result.wdb 或 ezwave -file result.tr0	.wdb（Eldo原生）、.tr0（HSPICE格式，兼容读入）、PSF格式波形	波形显示（屏幕）、测量报告（.txt/.csv）、导出图形（.png/.pdf）	模拟/电路仿真	Synopsys WaveView / Cadence Waveform Viewer
Catapult HLS	catapult -gui 或 catapult -shell -f hls_script.tcl	C/C++/SystemC算法描述（含数据类型、接口定义）、综合约束（时钟、面积、延迟目标）	RTL实现（Verilog/VHDL/SystemC RTL）、综合报告（时序/面积/性能预估）	高层次综合（HLS）	Cadence Stratus HLS / Xilinx Vitis HLS
Precision Synthesis	precision -project design.prj 或 precision -impl -help	Verilog/VHDL/SystemVerilog RTL源码、FPGA器件约束（目标芯片型号、时序约束）	FPGA厂商专用网表（.edf/edif格式）、综合后时序/资源报告	FPGA综合	Synopsys Synplify Pro
Xpedition Enterprise	xpedition -gui	原理图网表（.asc/.xml）、封装库、PCB约束定义（差分对、阻抗控制等）	PCB版图数据（Xpedition原生格式/.pcb，可导出ODB++/Gerber/IPC-2581）、BOM、装配图	PCB与系统级设计	Cadence Allegro PCB Designer
PADS	pads_router -gui	原理图网表（.asc）、封装库（.d格式）、PCB设计文件	PCB版图（.pcb格式，可导出Gerber/ODB++）、BOM、钻孔文件	PCB与系统级设计	Cadence OrCAD / Altium Designer
Capital	capital_logic -gui / capital_harness -gui	系统架构定义、电气功能需求（来自Model-Based Systems Engineering）、线束物理拓扑约束	电气系统原理图、线束设计数据（含连接器/导线定义）、BOM、线束制造数据	PCB与系统级设计	Zuken E3.series（E/E系统设计领域）
HyperLynx SI/PI	hyperlynx -board design.hyp （或通过Xpedition/PADS集成调用）	PCB版图（Xpedition/PADS原生格式或.hyp中间格式）、IBIS/SPICE I/O模型	SI分析报告（反射、串扰、眼图）、PI分析报告（PDN阻抗、IR Drop）	信号/电源完整性（HyperLynx套件）	Cadence Sigrity PowerSI/SystemSI
HyperLynx DRC	hyperlynx_drc -board design.hyp -rules si_rules.xml	PCB版图、SI/PI设计规则集（XML定义）	SI-DRC违例列表与位置报告	信号/电源完整性（HyperLynx套件）	—
HyperLynx 3D EM	hyperlynx_3dem -i model.h3d	PCB/封装局部三维互连结构（从Xpedition/HyperLynx SI导入）	S参数（S-Parameter）、寄生提取结果、三维电场/磁场分布	信号/电源完整性（HyperLynx套件）	Cadence Clarity 3D Solver
FloTHERM	flotherm -gui 或 flotherm -batch -project project.flo	电子设备几何结构（PCB、器件、风扇、散热器等）、功耗分布（来自Voltus/Celsius联动或手动输入）	温度分布图、热阻网络分析报告、散热优化建议	热仿真	ANSYS Icepak（电子热仿真领域）
FloEFD	通过CAD软件插件调用（NX FloEFD/SOLIDWORKS FloEFD等），无独立命令行入口	CAD几何模型（CATIA/NX/SOLIDWORKS/Creo原生格式）、材料属性、边界条件	流场/温度分布结果、工程报告（内嵌于CAD环境显示）	热仿真	ANSYS Discovery（CAD集成CFD）

十二、总结

综上所述，Siemens EDA的工具体系具有鲜明的差异化定位与生态优势：Calibre物理验证套件是全球半导体行业DRC/LVS/OPC/寄生提取的事实标准，几乎所有主流Foundry的官方PDK签核均以Calibre为唯一标准，这一护城河在短期内难以撼动；Tessent DFT套件在可测性设计市场与Synopsys TestMAX、Cadence Modus直接竞争，是三家中的主力选手之一；Questa Sim（ModelSim）在FPGA验证市场具有广泛用户基础；Catapult HLS在高层次综合领域具有历史积累；HyperLynx在PCB SI/PI分析市场具有稳固地位；FloTHERM在电子热设计市场处于主导地位。

与Synopsys和Cadence相比，Siemens EDA的最大差异在于：其一，Calibre物理验证的生态垄断地位是任何竞品短期内无法复制的核心竞争力；其二，产品边界延伸至PCB设计（Xpedition/PADS）、汽车电气系统（Capital）与工业热仿真（FloTHERM/FloEFD），形成了"IC+PCB+系统+热设计"的全栈覆盖，这与Synopsys/Cadence聚焦于IC设计流程的定位有所不同，也是Siemens作为工业软件巨头（Teamcenter/NX/STAR-CCM+等）将EDA纳入更广泛数字工厂（Digital Twin/Digital Thread）战略的体现。对于同时承担芯片与系统设计工作的团队，理解Siemens EDA工具链的上述特点，有助于在多厂商工具选型时做出更合理的决策。

从定制IC设计、仿真验证、综合布局布线到签核、测试与先进封装----Cadence EDA 工具体系

Mon, 29 Jun 2026 10:18:45 +0800

一、概述

Cadence Design Systems（楷登电子）是全球领先的EDA软件供应商之一，其产品线覆盖了集成电路从全定制模拟设计、逻辑综合、仿真验证、数字物理实现、物理验证、寄生参数提取、静态时序与功耗签核，到可测性设计（DFT）、硬件仿真/原型验证、先进封装系统级设计以及电磁/热仿真的完整流程。本文档参照此前整理的《Synopsys EDA工具体系详解》的结构与深度，对Cadence的主要产品进行系统化梳理，并在每个工具条目中给出定位、对标产品（主要对标Synopsys同类产品，便于横向比较）、典型启动命令、输入/输出数据格式及详细功能描述，文末附汇总表格。

需要说明的是，Cadence产品线中部分工具存在新旧更替关系（如PVS被Pegasus逐步取代、Assura的相关能力被Pegasus/Quantus取代），文中会对此类历史沿革关系予以注明；命令行启动方式为典型示例，实际命令名、参数及可执行文件路径可能因许可证配置、版本及现场部署环境而有所不同，使用时请以实际安装环境中的文档为准。

二、系统级与先进封装设计

该类工具主要解决多芯片/多层堆叠系统在热、电、机械应力等多物理场耦合下的设计与分析问题，以及封装基板与PCB级系统设计。

Integrity 3D-IC

定位：面向2.5D、3D封装与Chiplet系统的设计与分析平台。

对标/关联：对标Synopsys 3DIC Compiler。

启动命令：integrity3dic -gui 或 innovus -3dic -batch -files run.tcl

输入格式：多die/interposer/substrate的LEF/DEF、GDSII/OASIS、Bump/TSV坐标定义、热/应力边界条件

输出格式：系统级3D版图（GDSII/OASIS）、寄生网络（Quantus提取结果）、热/应力/电源完整性分析报告

说明：Integrity 3D-IC是Cadence面向2.5D/3D封装及Chiplet异构集成的系统级设计与分析平台，支持多芯片（die）、中介层（interposer）及基板（substrate）的协同布局规划，集成了互连建模、热仿真（联合Celsius）、应力分析及电源/信号完整性分析能力，是Cadence先进封装战略的核心产品。

Allegro X System Capture / Package Designer

定位：封装与PCB系统级设计平台，覆盖封装基板（Substrate）设计与协同仿真。

启动命令：allegro_pcb_designer 或 pkg_designer -gui

输入格式：封装基板叠层定义、Bump/Wirebond/Ball Pad坐标、I/O Buffer模型

输出格式：封装基板版图（Cadence封装数据库）、信号/电源完整性分析报告

说明：Allegro X系列面向封装基板（Package Substrate）及PCB级系统设计，提供从叠层规划、扇出布线到信号/电源完整性协同仿真的完整能力，常与Integrity 3D-IC、Sigrity及Clarity 3D Solver联合使用，覆盖从芯片到封装再到板级的系统级电气/物理协同设计。

三、定制模拟IC设计与版图工具

该类工具面向全定制（Full-Custom）模拟、混合信号及存储器电路的原理图绘制、版图设计、PCell开发与仿真配置，Virtuoso平台是Cadence在该领域的旗舰产品，长期作为业界事实标准。

Virtuoso Studio

定位：Cadence面向全定制IC（Custom IC）设计的统一平台品牌，并非简单等同于"原理图+版图工具"，而是涵盖原理图编辑、版图编辑、仿真环境、约束管理、射频设计、寄生提取与物理验证入口等多个子组件的统一设计环境。

对标/关联：对标Synopsys Custom Compiler，是Cadence全定制模拟设计领域的旗舰产品。

启动命令：virtuoso （进入Virtuoso Studio统一环境，可加载下属各子模块）

输入格式：工艺PDK、OpenAccess（OA）原理图数据库、PCell定义、SPICE/Spectre模型（.scs/.lib）

输出格式：版图（GDSII/OASIS，OA数据库）、原理图Netlist（Spectre Netlist/SPICE/Verilog-A）、CDL网表、DSPF寄生网络、约束文件

说明：Virtuoso Studio是Cadence近年推出的统一平台品牌，其下属子组件主要包括：Virtuoso Schematic Editor（原理图编辑）、Virtuoso Layout Suite（版图编辑，支持Constraint Manager管理的Matching、Symmetry、Relative Placement等约束辅助版图设计能力）、Virtuoso ADE Explorer/ADE Assembler（仿真环境管理）、Virtuoso RF Solution（射频设计专用能力）、EMX（射频/高速电磁仿真）以及与Quantus寄生提取、Pegasus/PVS物理验证的入口集成。换言之，"Virtuoso Studio"是这一整套全定制IC设计生态的统一品牌名称，而不应简单理解为"原理图编辑器+版图编辑器"两个工具的组合，这是理解Cadence当前全定制设计产品体系时最容易出现的误区之一。

Virtuoso ADE (Analog Design Environment)

定位：模拟/混合信号仿真环境管理平台，核心定位是仿真任务、Corner、Monte Carlo与优化的管理平台，当前主力产品为ADE Explorer与ADE Assembler。

对标/关联：对标Synopsys PrimeWave（+WaveView）。

启动命令：虚拟环境内启动：ADE Explorer / ADE Assembler

输入格式：原理图Netlist（来自Virtuoso Schematic）、仿真器配置（Spectre/AMS Designer选项）、激励文件、PVT Corner定义

输出格式：仿真配置（.ocn脚本，Ocean Script）、仿真结果数据集（PSF/PSFXL格式）、Monte Carlo结果数据库、Corner结果数据库

说明：ADE家族当前主力产品为ADE Explorer（单一测试台多分析管理）与ADE Assembler（多测试台集成管理、支持多Corner/Monte Carlo/良率分析等高级功能）。需要说明的是，历史上独立存在的ADE XL（早期面向多Corner/Monte Carlo分析的产品）已属于Legacy产品，其相关高级分析能力已被整合进ADE Assembler中，目前不再作为独立主力产品对外介绍，本文档将其归入历史沿革范畴而不再单独展开。ADE是模拟电路仿真任务、PVT工艺角批量管理、蒙特卡洛统计仿真与电路参数自动优化的核心管理平台，波形查看通常借助配套的Visualization/Waveform Viewer联动，并非ADE的主要功能本身。

Virtuoso Layout Suite PCell

定位：基于SKILL语言的PCell（参数化单元）开发工具，是当前业界绝大多数晶圆代工厂（TSMC、SMIC、GlobalFoundries、Samsung、Intel等）PDK普遍采用的主流PCell实现方式；Python PCell为近年新增能力，尚未成为主流。

对标/关联：对标Synopsys PyCell Studio（Python PCell部分）。

启动命令：virtuoso -skill pcell.il （SKILL PCell，主流方式）；Python PCell作为新能力，通过Virtuoso内置Python PCell框架加载

输入格式：SKILL PCell脚本（主流）、Python PCell脚本（新能力）、工艺规则文件（PDK Design Rule）

输出格式：参数化版图单元（PCell View，OpenAccess数据库）

说明：Cadence的PCell开发体系长期以SKILL语言为绝对主流：包括TSMC、SMIC、GlobalFoundries、Samsung、Intel等主要晶圆代工厂提供的PDK，其PCell几乎全部基于SKILL PCell实现，这是当前业界实际生产环境中的事实标准。近年Cadence新增了Python PCell框架作为补充能力，提供了更现代化的脚本语言选项，但目前仍主要定位为"新能力"，尚未在主流Foundry PDK中大规模取代SKILL PCell，二者应理解为"SKILL PCell（主流）+ Python PCell（新能力）"的关系，而非并列对等的两条路线。

四、电路仿真与数字/混合信号验证

4.1 模拟与混合信号仿真器

该子类工具覆盖从晶体管级精确仿真到大规模并行FastSPICE仿真的完整仿真引擎体系，Spectre家族构成了Cadence模拟仿真矩阵的核心。

Spectre (Spectre Accuracy)

定位：模拟电路仿真器，提供高精度SPICE级电路仿真能力。

对标/关联：对标Synopsys PrimeSim HSPICE（原HSPICE）。在Cadence自身仿真器矩阵中，Spectre定位于Accuracy（精度）档位，由Spectre向上依次为Spectre APS、Spectre X、Spectre XPS。

启动命令：spectre deck.scs -outdir result

输入格式：Spectre网表（.scs）或SPICE网表（.sp，需转换）、工艺模型文件（.scs/.lib）

输出格式：波形数据（PSF/PSFXL格式）、测量结果（.measure/CSV）、日志文件；部分联合仿真流程下可输出FSDB格式波形

说明：Spectre是Cadence历史最悠久、精度公认最高的电路仿真器，广泛用于模拟、射频、存储器及标准单元的精确电气特性仿真，支持直流、交流、瞬态、噪声、可靠性分析等多种分析类型，常作为芯片签核（Sign-off）级仿真的金标准。

Spectre APS

定位：Accelerated Parallel Simulator（加速并行仿真器），面向大规模电路的高速并行精确仿真，官方定位为"Accelerated SPICE"，而非传统意义上的FastSPICE产品。

对标/关联：在仿真容量/速度定位上与Synopsys FineSim/PrimeSim XA存在交叠，但二者技术路线并不完全相同：Spectre APS强调在保持较高精度基础上的并行加速，而非以精度换速度的传统FastSPICE简化算法。

启动命令：spectre +aps deck.scs -outdir result

输入格式：大规模Spectre/SPICE网表、工艺模型库

输出格式：波形数据（PSF/PSFXL格式）、仿真摘要报告

说明：Spectre APS（Accelerated Parallel Simulator）通过并行计算与电路分割技术大幅提升大规模电路（存储器宏单元、SoC级模拟电路）的仿真速度。需要特别说明：Cadence官方将APS定位为"Accelerated SPICE"，即在多核并行架构下加速求解的SPICE级仿真器，而非Synopsys XA/FineSim那种以适度牺牲精度换取速度的传统FastSPICE技术路线，二者在工程实现理念上有所不同，不应简单等同。在Cadence自身仿真器矩阵中，APS是Spectre之上的第一级加速产品，其上还有Spectre X与Spectre XPS。

Spectre X / Spectre XPS

定位：大规模并行（Massive Parallel）电路仿真器，Spectre XPS进一步强调云端（Cloud）、分布式（Distributed）多节点及HPC（高性能计算集群）部署能力，并非仅依靠单机多线程参数（如+mt=64）实现加速。

对标/关联：面向超大规模仿真容量需求，定位高于Spectre APS，是Cadence仿真器矩阵中Massive Parallel档位的产品；Spectre XPS的多节点分布式特性使其更适合云端/HPC集群部署场景。

启动命令：spectre +mt=64 -outdir result deck.scs （Spectre X单机多核）；spectre_xps -cluster cluster.cfg deck.scs （Spectre XPS多节点分布式/云端部署）

输入格式：超大规模Spectre网表（千万级器件规模）、工艺模型库、（XPS）多节点/云端集群资源配置

输出格式：波形数据（PSF/PSFXL格式）、并行仿真性能/收敛报告

说明：Spectre X面向SoC级全芯片仿真、超大规模存储器阵列等对仿真容量和速度要求极高的场景，采用大规模并行计算架构；Spectre XPS在此基础上进一步强化了跨多计算节点的分布式（Distributed）仿真能力，并支持云端（Cloud）及HPC集群部署，其核心优势在于多节点协同而非单纯的单机多线程参数调优，是Cadence仿真矩阵中面向云端超大规模仿真场景的最高档产品。

AMS Designer

定位：数模混合信号联合仿真平台，其核心架构为：数字侧采用Xcelium仿真内核，模拟侧采用Spectre仿真引擎，二者通过统一的AMS Kernel（联合仿真内核）进行协同调度与信号转换。

对标/关联：对标Synopsys VCS MX（混合信号仿真增强版本）。

启动命令：ams -e top -64BIT +modelsim_opts （在AMS环境内启动，调度Xcelium数字内核与Spectre模拟引擎）

输入格式：Verilog/VHDL/SystemVerilog数字代码、模拟电路网表（Spectre/SPICE）、连接定义（Wreal/Connect Module）

输出格式：混合信号联合仿真波形（PSF/.shm）、联合仿真日志

说明：AMS Designer的核心架构并非单一仿真器，而是"数字Xcelium + 模拟Spectre + 统一AMS Kernel"的三层组合：数字部分由Xcelium仿真内核负责执行，模拟部分由Spectre仿真引擎负责执行，AMS Kernel则承担两个仿真域之间的事件同步、信号转换（数字到模拟、模拟到数字）及统一调度工作。对包含模拟IP的复杂SoC进行数模混合信号仿真时，支持多种抽象层级混合（实数Wreal、Verilog-A、SPICE级）协同仿真。

4.2 数字逻辑仿真、调试与硬件加速验证

该子类工具构成数字IC功能验证的核心仿真、调试平台及硬件加速验证（仿真器/原型验证）能力，Xcelium与Indago是Cadence数字验证流程的主力产品。

Xcelium

定位：Verilog/SystemVerilog/UVM数字逻辑仿真器，产品矩阵下设Xcelium（基础单核仿真）、Xcelium Parallel（多核并行仿真加速）及Xcelium ML（面向超大规模回归与机器学习辅助调度的进一步增强版本）。

对标/关联：对标Synopsys VCS。

启动命令：xrun -sv top.v -access +rwc （基础）；xrun -mce -sv top.v （Xcelium Parallel多核并行模式）

输入格式：Verilog/SystemVerilog/UVM源码（.v/.sv）

输出格式：可执行仿真镜像、波形（.shm/.fsdb兼容）、日志、覆盖率数据库（.ucd）

说明：Xcelium是Cadence高性能数字逻辑仿真器，支持Verilog、SystemVerilog及UVM验证方法学，广泛应用于RTL功能验证、门级仿真及大规模回归测试，是Cadence数字验证流程的核心引擎。其产品矩阵包括：Xcelium（基础仿真引擎）、Xcelium Parallel（基于多核并行编译与执行技术的加速版本，可大幅缩短大规模回归仿真时间）以及Xcelium ML（在并行仿真基础上引入机器学习辅助的资源调度与编译优化能力，面向超大规模验证场景），不应简单地将整个产品矩阵统称为单一的"Xcelium"。

Indago Debug System

定位：调试系统，提供波形、根因分析、覆盖率调试等全面调试能力。

对标/关联：对标Synopsys Verdi。

启动命令：indago -waves dump.shm 或 indago -dba simv.dba

输入格式：波形数据库（.shm）、设计源码（.v/.sv）、覆盖率数据（.ucd）

输出格式：图形化调试界面、根因分析报告、覆盖率分析报告

说明：Indago为设计与验证全流程提供统一调试能力，涵盖波形分析、源代码调试、覆盖率分析、低功耗（UPF）调试、事务级调试及自动根因分析（Root Cause Analysis），与Xcelium深度集成，是Cadence数字调试平台的核心产品。

vManager

定位：验证执行与回归管理平台。

对标/关联：对标Synopsys VC Execution Manager。

启动命令：vmanager -gui 或 vmgr submit -f regress.list

输入格式：回归测试列表、仿真脚本配置、覆盖率目标定义

输出格式：回归执行报告、覆盖率汇总数据库、验证进度仪表盘

说明：vManager用于管理大规模数字验证项目中的编译、回归测试执行、覆盖率数据收集与度量、报告生成及进度跟踪，帮助验证团队对海量回归任务进行资源调度与结果归档。

VIP Catalog (Verification IP)

定位：验证IP（VIP）库。

对标/关联：对标Synopsys VC Verification IP。

启动命令：在Xcelium/UVM环境中以include方式调用，如：+incdir+$VIP_HOME/AMBA/AXI4

输入格式：协议配置文件、UVM环境实例化代码

输出格式：协议级事务（Transaction）日志、协议合规性检查报告

说明：Cadence VIP Catalog覆盖USB、PCIe、DDR、AXI/AHB/APB等主流总线与接口协议的验证IP，可与Xcelium、Indago等工具配合，加速协议级验证环境的搭建与执行。

Palladium

定位：硬件仿真（Hardware Emulation）系统。

对标/关联：对标Synopsys ZeBu。

启动命令：palladium_compile -f project.cfg （通过Palladium专用硬件平台运行）

输入格式：综合后门级网表、硬件仿真单元映射配置

输出格式：硬件加速仿真运行结果、波形/事务级调试数据（配合Indago）

说明：Palladium是Cadence的硬件仿真平台，将设计映射到专用硬件加速架构上运行，相比软件仿真器可获得数千倍性能提升，常用于大规模SoC的软硬件协同验证、操作系统启动验证及大规模回归测试。

Protium

定位：FPGA原型验证（Prototyping）系统。

对标/关联：对标Synopsys HAPS。

启动命令：protium_compile -f project.cfg （配合多FPGA分割与综合工具使用）

输入格式：RTL/门级网表（面向FPGA综合）、多FPGA分割配置

输出格式：FPGA比特流、原型验证运行环境（接近真实速度运行）

说明：Protium基于多块FPGA互联搭建硬件原型验证平台，将ASIC/SoC设计映射到FPGA阵列上以接近真实芯片速度运行，常用于软件提前开发及与真实外设/接口的系统级互联测试，与Palladium共同构成Cadence硬件验证（Hardware-Assisted Verification）产品矩阵的两端。

五、逻辑综合与数字布局布线

该类工具构成数字IC从RTL到物理实现（俗称"后端"）的核心流程，涵盖逻辑综合、RTL级功耗优化、布局布线及AI辅助设计空间优化。

Genus Synthesis Solution

定位：逻辑综合工具，将RTL代码转换为门级网表。

对标/关联：对标Synopsys Design Compiler。

启动命令：genus -f script.tcl 或 genus -gui

输入格式：RTL（Verilog/VHDL）、标准单元库（.lib/Liberty）、设计约束（SDC）

输出格式：门级网表（Verilog netlist）、综合后约束（SDC）、面积/时序/功耗报告

说明：Genus是Cadence的逻辑综合工具，依据时序、面积、功耗等约束将RTL描述映射为目标工艺下的门级网表，支持物理感知综合（Physical-Aware Synthesis），是数字IC从前端设计迈向物理实现的关键转换工具。

Innovus Implementation System

定位：数字实现平台（Digital Implementation Platform），不应简单定位为"P&R工具"：其能力覆盖布局（Placement）、时钟树综合（CTS）、布线（Routing）、多目标物理优化（Optimization）、签核级ECO（Signoff ECO）、IR Drop分析、电迁移（EM）分析及并发优化（Concurrent Optimization）等完整数字后端实现环节。

对标/关联：对标Synopsys IC Compiler II（ICC2）/Fusion Compiler。

启动命令：innovus -f script.tcl 或 innovus -gui

输入格式：门级网表、物理库（LEF/Liberty）、SDC约束

输出格式：GDSII/OASIS版图、SPEF寄生文件、签核级时序/功耗/IR Drop报告

说明：Innovus是Cadence数字实现平台，覆盖范围远超传统意义上的"布局布线（P&R）工具"：除布局规划、时钟树综合、布线外，还包括多目标物理优化（同时兼顾时序/功耗/信号完整性）、签核级ECO修复（Signoff ECO，对应签核阶段时序/电源违例的自动修复）、IR Drop（电源压降）分析、EM（电迁移）分析，以及贯穿综合-布局-布线全流程的并发优化（Concurrent Optimization，即各环节之间相互感知反馈而非串行割裂）。在大规模、低功耗、多电压域设计场景下具备较强能力，常与Pegasus物理验证、Quantus寄生提取高度集成形成完整后端签核闭环。

Joules RTL Power Solution

定位：RTL级功耗分析与优化工具。

启动命令：joules -f script.tcl

输入格式：RTL源码、活动率估算（可基于仿真或Vectorless）

输出格式：RTL级功耗分析报告、低功耗结构优化建议

说明：Joules在RTL阶段提供早期功耗分析与结构级优化能力，帮助设计团队在综合之前及早发现功耗热点并进行架构调整，是Cadence"早期功耗收敛"理念的代表性产品，弥补了门级功耗分析（Voltus）介入时机偏晚的问题。

Cerebrus Intelligent Chip Explorer

定位：AI驱动的芯片设计参数自动优化与流程自动化平台。

对标/关联：对标Synopsys DSO.ai。

启动命令：cerebrus -f setup.tcl （集成于Genus/Innovus运行环境内调度）

输入格式：综合/布局布线脚本与参数空间定义、PPA优化目标

输出格式：自动探索后的最优参数配置方案、PPA对比报告、自动化流程运行记录

说明：Cerebrus利用机器学习技术自动探索综合、布局布线等环节中的设计空间与参数组合，自动寻找更优的PPA（性能-功耗-面积）配置并实现流程自动化，是Cadence在AI辅助芯片设计方向的代表性产品。

六、静态时序与功耗签核

时序收敛与功耗优化是数字IC设计签核（Sign-off）前必须完成的关键分析环节，Tempus与Voltus构成了Cadence后端签核分析的核心组合。

Tempus Timing Signoff Solution

定位：门级静态时序分析（STA）签核工具家族，类似PrimeTime在Synopsys体系中的地位——Tempus并非只有基础STA一项能力，而是包括Tempus（基础STA）、Tempus SI（信号完整性/串扰噪声分析）、Tempus ECO（自动化时序/功耗修复）及分布式时序分析架构（Distributed Timing Analysis，用于并行加速海量工艺角/模式组合分析）的整套家族。

对标/关联：对标Synopsys PrimeTime家族（PrimeTime/SI/PX/ECO/DMSA）。在很多企业中，工程师所说的"跑Tempus"实际上调用的就是这一整套家族产品。

启动命令：tempus -f sta.tcl （启用SI分析：tempus -f sta_si.tcl）（分布式模式：tempus -distributed -f sta.tcl）

输入格式：门级网表（Verilog）、单元库（Liberty）、SDC约束、SPEF寄生文件

输出格式：时序违例报告、时序签核数据库、串扰/噪声分析报告（SI模式）、ECO修复网表

说明：Tempus是Cadence的门级静态时序签核工具家族，基于约束（SDC）对设计的建立/保持时间、时钟域交互等时序路径进行全面分析，支持多模式多工艺角（MMMC）分析。家族下设：①Tempus（基础STA引擎）；②Tempus SI（Signal Integrity，提供串扰延时/功能噪声分析及OCV/AOCV/POCV可变性建模）；③Tempus ECO（在签核分析后自动进行时序/功耗ECO修复，减少人工迭代）；④分布式时序分析架构（Distributed Timing Analysis，支持跨多计算节点并行处理海量工艺角与模式组合，大幅缩短超大规模设计的签核分析时间）。这一整套家族共同构成了数字IC物理实现完成后时序签核的核心工具链，地位类似于Synopsys体系中的PrimeTime整套家族。

Voltus IC Power Integrity Solution

定位：功耗与电源完整性分析工具，覆盖Dynamic IR（动态电源压降）、Static IR（静态电源压降）、EM（电迁移）及电源网络（Power Grid）分析等完整电源完整性签核能力。

对标/关联：对标Synopsys PrimePower（PrimeTime PX）。

启动命令：voltus -f power.tcl

输入格式：门级网表、单元库、活动率文件（SAIF/VCD/FSDB）、SPEF、电源网络（Power Grid）定义

输出格式：动态/静态功耗报告、Dynamic IR/Static IR分析报告、EM违例报告、电源网络（Power Grid）压降分布图、功耗热点分布图

说明：Voltus提供门级功耗分析及电源网络完整性分析能力，具体包括：①Dynamic IR——基于开关活动的瞬态电源压降分析；②Static IR——基于平均电流的静态电源压降分析；③EM（电迁移）——评估电源网络互连线的电流密度可靠性；④Power Grid分析——对整体电源网络（包括Power/Ground Mesh、通孔/Via阵列）的健壮性进行评估。支持基于仿真活动率的精确分析及无激励（Vectorless）功耗估算，帮助设计团队在签核阶段验证功耗预算及电源网络可靠性。

Liberate Trio (Characterization Suite)

定位：标准单元库、I/O接口及存储器单元表征核心工具。

对标/关联：对标Synopsys SiliconSmart。

启动命令：liberate -gui 或 lc -f characterize.tcl

输入格式：单元SPICE/Spectre网表、工艺模型、表征条件配置（电压/温度/负载）

输出格式：时序/功耗/噪声模型（Liberty .lib文本格式）

说明：Liberate通过对标准单元、I/O单元、存储器位单元等基础IP进行SPICE级特征化仿真，提取时序、功耗、噪声等Liberty模型数据，为后续综合（Genus）、时序分析（Tempus）等工具提供准确的单元级模型，是单元库开发流程的核心特征化工具。

七、物理验证与寄生参数提取

该类工具用于在版图完成后验证设计规则与电气一致性，并提取版图寄生效应以支撑精确的时序与信号完整性分析。Pegasus是Cadence当前主推的新一代物理验证平台，PVS与Assura的相关能力已逐步被取代。

Pegasus Verification System

定位：新一代物理验证平台，覆盖DRC、LVS、DFM、Pattern Matching（图形匹配/制程热点检测）、Coloring（多重曝光分色检查）、Fill（金属填充）等能力，并采用Multi Thread（多线程）并行架构以支撑先进工艺节点下的超大规模版图验证。

对标/关联：对标Synopsys IC Validator，同时也是Cadence对自身历史产品Calibre竞品定位的回应；Pegasus的DRC/LVS/DFM/Pattern Matching/Coloring/Fill能力分别对应不同子应用，应视为套件级对标。

启动命令：pegasus -drc -i runset.drc / pegasus -lvs -i runset.lvs / pegasus -drc -mt 32 -i runset.drc （Multi Thread并行模式）

输入格式：GDSII/OASIS版图、设计规则文件（Runset）、参考网表（用于LVS）

输出格式：DRC违例数据库、LVS比对报告、DFM/Pattern Matching/Coloring/Fill分析报告

说明：Pegasus是Cadence新一代高性能、高容量物理验证平台，覆盖范围不仅限于传统DRC/LVS检查，还包括：DFM（可制造性优化分析）、Pattern Matching（基于图形库的制程热点/易失败图形检测）、Coloring（多重曝光技术下的分色一致性检查，先进工艺节点常见需求）及Fill（满足密度规则的金属填充）。Pegasus采用Multi Thread多线程并行计算架构，以应对先进工艺节点下版图规模急剧膨胀带来的验证性能挑战，能够与Innovus高度集成，实现"签核即验证"的设计闭环，是数字与定制设计物理签核流程的核心工具。

PVS (Physical Verification System) （Legacy Product，已逐步被Pegasus取代）

定位：传统物理验证工具（历史产品）。

对标/关联：已逐步被Pegasus Verification System取代，目前主要用于维护存量旧项目。

启动命令：pvs -drc -i runset.pvl

输入格式：GDSII/OASIS版图、设计规则文件

输出格式：DRC/LVS违例报告

说明：PVS是Cadence早期的物理验证工具，提供DRC/LVS检查能力。随着Pegasus Verification System的推出，PVS已逐步退出主流推广路线，新项目通常直接选用Pegasus，PVS目前主要用于维护早期项目。

Quantus QRC / Quantus Field Solver

定位：寄生参数提取工具，覆盖RC寄生提取、耦合（Coupling）电容分析、电迁移（EM）合规性检查、多RC Corner批量提取及高精度3D场求解局部建模。

对标/关联：对标Synopsys StarRC（QRC部分）与QuickCap（Field Solver部分）。

启动命令：quantus -cmd extract.cmd （多Corner：quantus -cmd extract.cmd -corner_list corners.txt）（场求解模式：quantus -fieldsolver -i layout.gds）

输入格式：GDSII/OASIS版图、LVS网表、工艺寄生模型、电迁移规则文件、多RC Corner定义、（场求解模式）局部版图结构

输出格式：寄生网络文件（SPEF/DSPF，可按Corner分别输出）、耦合电容报告、电迁移（EM）违例报告、（场求解模式）高精度局部寄生提取结果

说明：Quantus QRC基于规则对全芯片版图进行RC寄生参数提取，生成SPEF/DSPF寄生网络模型，供Tempus时序分析及SPICE仿真使用。除基础RC提取外，Quantus还提供耦合（Coupling）电容专项分析（用于评估串扰风险）、电迁移（EM）合规性检查（评估互连线电流密度可靠性），并支持针对多个RC Corner（不同工艺偏差条件）的批量提取以满足多角度签核需求。Quantus Field Solver则采用三维场求解方法对关键单元、互连结构进行高精度局部建模，作为QRC等基于规则提取工具的精度校准参考，二者共同构成Cadence寄生提取产品矩阵。

Assura （历史产品，部分能力已被Pegasus/Quantus取代）

定位：传统物理验证与寄生提取工具（历史产品）。

对标/关联：DRC/LVS能力已逐步被Pegasus取代，寄生提取能力已逐步被Quantus取代。

启动命令：assura -? -DRC runset.rul

输入格式：GDSII版图、设计规则文件

输出格式：DRC/LVS违例报告、寄生提取结果

说明：Assura是Cadence早期的物理验证与寄生提取工具套件，历史上长期与Virtuoso深度集成用于全定制设计的签核验证。随着Pegasus与Quantus的推出，Assura的相关能力已逐步被取代，目前主要见于存量PDK及旧项目流程。

八、形式验证与静态分析

形式验证通过数学方法证明设计在不同抽象层级或不同修改前后的功能等价性；静态分析则在不运行仿真的前提下对RTL代码质量与结构完整性进行检查。Conformal与JasperGold构成了Cadence在该领域的核心产品组合。

Conformal Equivalence Checker

定位：形式验证工具，验证RTL与综合后网表的功能一致性。

对标/关联：对标Synopsys Formality。

启动命令：conformal -f verify.tcl 或 lec -gui

输入格式：参考设计（RTL）、实现设计（门级网表）

输出格式：等价性验证报告（Verified/Not Verified、不一致点列表）

说明：Conformal采用等价性检查（Equivalence Checking）技术，对比RTL与门级网表（或不同优化阶段网表）在功能上是否完全一致，无需仿真即可对综合、ECO等改动的正确性提供数学级别的保证；与动态门级仿真互补，而非替代，是数字IC签核流程中确保功能一致性的核心手段。

JasperGold Formal Verification Platform

定位：新一代形式验证平台（统一品牌），下设多个子应用（Apps），覆盖属性检查、连接性验证、低功耗验证等。

对标/关联：对标Synopsys VC Formal。

启动命令：jaspergold -f analysis.tcl

输入格式：RTL/网表、属性（Assertion/SVA）描述、连接性规约

输出格式：形式化验证报告（属性证明结果、连接性验证结果、覆盖率分析等）

说明：JasperGold本身是若干子应用的统一品牌，常见子应用包括：JasperGold Formal Property Verification App（通用SVA属性证明）、JasperGold Connectivity App（端到端连接性验证，常用于大规模SoC互联检查）、JasperGold Low-Power Verification App（低功耗结构形式化验证）、JasperGold Security Path Verification App（安全路径验证）及JasperGold Coverage Analyzer（形式化覆盖率分析，识别仿真验证死角）等，在不依赖测试激励的情况下对设计进行穷举式数学分析。

Conformal Low Power (CLP)

定位：低功耗结构静态/形式化验证工具。

对标/关联：对标Synopsys MVTools/VC LP。

启动命令：clp -f upf_verify.tcl

输入格式：UPF/CPF低功耗描述文件、RTL/门级网表

输出格式：低功耗结构验证报告（电源域、隔离单元、电平转换器等违例）

说明：Conformal Low Power对UPF/CPF描述的电源域划分、隔离（Isolation）单元、电平转换器（Level Shifter）、保持寄存器（Retention）等低功耗结构进行静态与形式化验证，是低功耗SoC设计验证流程中与动态仿真验证互补的手段。

Conformal CDC / Genus Lint

定位：RTL静态结构检查工具，覆盖CDC（时钟域交叉）、Lint（代码规范）等检查应用。

对标/关联：对标Synopsys SpyGlass（CDC/Lint部分）与VC Static。

启动命令：conformal -CDC -f check.tcl

输入格式：RTL源码、时钟域与复位域定义、检查规则集

输出格式：CDC/RDC/Lint结构性检查报告

说明：Conformal CDC专注于多时钟域、多复位域SoC设计中的跨域信号检查，识别潜在亚稳态风险与缺失同步器；配合Genus内置的Lint检查能力，共同构成Cadence在RTL静态结构检查领域对标SpyGlass/VC Static的产品组合。

九、可测性设计（DFT）与测试

可测性设计工具用于在芯片中插入测试结构并生成测试向量，以保障芯片量产测试的故障覆盖率与良率。

Modus DFT Software Solution （统一品牌，下设DFT结构插入、ATPG测试向量生成、Diagnostics失效诊断等子产品）

定位：可测性设计（DFT）工具家族。

对标/关联：对标Synopsys TestMAX体系（DFT/ATPG/Advisor/Diagnosis）。

启动命令：modus -f insert_scan.tcl

输入格式：门级网表、DFT约束（扫描链/BIST配置）、故障模型定义

输出格式：插入扫描链/BIST后的网表、测试向量（STIL/WGL）、故障覆盖率与诊断报告

说明：Modus并非单一工具，而是Cadence统一的DFT产品品牌，主要包括：Modus DFT（扫描链插入、内建自测试BIST、压缩测试等结构插入能力）、Modus ATPG（自动测试向量生成）及Modus Diagnostics（量产失效芯片的故障定位与诊断分析），共同构成从DFT插入、测试向量生成到失效诊断的完整可测性闭环。

十、电磁、热与封装信号完整性

随着先进封装与3D-IC集成度的提升，电磁场求解与热仿真分析已成为系统级签核不可或缺的环节，相关能力主要来自Cadence收购Sigrity后整合的产品线。

Clarity 3D Solver

定位：3D Full-wave EM（三维全波电磁场）求解器，应用场景覆盖封装（Package）、PCB、连接器（Connector）及天线（Antenna）等多种三维电磁结构，而非笼统意义上的"EM Solver"。

启动命令：clarity3d -i model.cmod

输入格式：封装/PCB/IC互连/连接器/天线等三维结构模型

输出格式：S参数、寄生电感/电容提取结果、三维电磁场分布数据

说明：Clarity 3D Solver是Cadence的高性能三维全波（Full-wave）电磁场求解器，具体应用场景包括：封装（Package）基板的高速互连建模、PCB板级高速信号通道分析、连接器（Connector）的电气特性建模，以及天线（Antenna）结构的电磁性能仿真，覆盖高速接口、射频结构及先进封装中的信号完整性分析需求，是Sigrity产品线下的核心三维场求解仿真引擎之一。

Sigrity 套件（PowerSI / OptimizePI / SystemSI / XtractIM / PowerDC）

定位：Sigrity并非单一工具，而是Cadence封装/PCB信号与电源完整性分析的产品套件，下设多个专用子产品。

启动命令：powersi -i model.spd / optimizepi -i model.opi / systemsi -i channel.ssi / xtractim -i model.xim / powerdc -i model.pdc

输入格式：封装/PCB互连结构、电源网络拓扑、高速通道（Channel）拓扑、IBIS-AMI/SPICE模型

输出格式：S参数（PowerSI）、电源完整性优化报告（OptimizePI）、高速链路眼图/抖动分析（SystemSI）、互连寄生提取结果（XtractIM）、直流压降/电流密度分析（PowerDC）

说明：Sigrity是Cadence在封装/PCB信号与电源完整性分析领域的产品套件，主要包括：①PowerSI——基于S参数的封装/PCB互连结构信号完整性分析；②OptimizePI——电源完整性（Power Integrity）优化与自动化分析；③SystemSI——面向高速串行/并行链路的系统级信号完整性分析（眼图、抖动、链路预算）；④XtractIM——互连寄生参数提取工具，常用于封装/PCB级寄生建模；⑤PowerDC——直流（DC）电源网络压降与电流密度分析。五者各有专门的应用场景，不应笼统合并为单一"Sigrity"工具描述，实际项目中工程师通常按需调用其中具体的子产品。

Celsius Thermal Solver

定位：芯片/封装/系统级热仿真工具。

启动命令：celsius -i thermal_model.cel

输入格式：芯片功耗分布（来自Voltus）、封装/系统热边界条件

输出格式：温度分布图、热点分析报告

说明：Celsius Thermal Solver对芯片、封装及系统级结构进行热仿真分析，可联合Voltus的功耗分析结果进行芯片-封装-系统协同热设计，常用于先进封装与3D-IC场景下的散热可靠性评估。

十一、IP、PDK与支撑性工具

该类工具不直接承担某一具体设计环节，而是为前述各类工具提供PDK封装管理、云端部署等基础设施支撑。

Virtuoso PDK Kit / OpenPDK

定位：工艺设计套件（PDK）开发与管理框架。

启动命令：在Virtuoso环境内通过PDK管理工具加载与维护

输入格式：工艺设计规则、器件模型、PCell定义

输出格式：可分发的PDK数据包

说明：用于开发、打包与分发工艺设计套件（PDK），协助晶圆代工厂与设计公司之间PDK数据的标准化交付与版本管理，是模拟/定制IC设计生态的基础设施。

Cadence Cloud Passport

定位：EDA云端部署与许可证管理平台。

启动命令：cdns_cloud_passport -f deploy.cfg

输入格式：云端资源配置、许可证配置文件

输出格式：已部署的云端EDA运行环境

说明：用于在云端环境中部署与管理Cadence各类EDA工具及许可证，支持弹性算力调度，是云端EDA部署模式下的基础设施软件，类似于本地部署场景下的安装与许可证管理能力。

十二、工具一览汇总表

下表对全部工具的启动命令、输入/输出格式、所属类别及对标产品（主要对标Synopsys同类产品）进行了横向汇总，便于快速检索与比较（命令行参数为典型示例，具体以实际安装环境为准）：

工具名称	启动命令	输入格式	输出格式	所属类别	对标产品
Integrity 3D-IC	integrity3dic -gui 或 innovus -3dic -batch -files run.tcl	多die/interposer/substrate的LEF/DEF、GDSII/OASIS、Bump/TSV坐标定义、热/应力边界条件	系统级3D版图（GDSII/OASIS）、寄生网络（Quantus提取结果）、热/应力/电源完整性分析报告	系统级/先进封装	Synopsys 3DIC Compiler
Allegro X System Capture / Package Designer	allegro_pcb_designer 或 pkg_designer -gui	封装基板叠层定义、Bump/Wirebond/Ball Pad坐标、I/O Buffer模型	封装基板版图（Cadence封装数据库）、信号/电源完整性分析报告	系统级/先进封装	—
Virtuoso Studio	virtuoso （进入Virtuoso Studio统一环境，可加载下属各子模块）	工艺PDK、OpenAccess（OA）原理图数据库、PCell定义、SPICE/Spectre模型（.scs/.lib）	版图（GDSII/OASIS，OA数据库）、原理图Netlist（Spectre Netlist/SPICE/Verilog-A）、CDL网表、DSPF寄生网络、约束文件	定制模拟IC/版图	Synopsys Custom Compiler
Virtuoso ADE (Analog Design Environment)	虚拟环境内启动：ADE Explorer / ADE Assembler	原理图Netlist（来自Virtuoso Schematic）、仿真器配置（Spectre/AMS Designer选项）、激励文件、PVT Corner定义	仿真配置（.ocn脚本，Ocean Script）、仿真结果数据集（PSF/PSFXL格式）、Monte Carlo结果数据库、Corner结果数据库	定制模拟IC/版图	Synopsys PrimeWave
Virtuoso Layout Suite PCell	virtuoso -skill pcell.il （SKILL PCell，主流方式）；Python PCell作为新能力，通过Virtuoso内置Python PCell框架加载	SKILL PCell脚本（主流）、Python PCell脚本（新能力）、工艺规则文件（PDK Design Rule）	参数化版图单元（PCell View，OpenAccess数据库）	定制模拟IC/版图	Synopsys PyCell Studio（Python PCell部分对标）
Spectre (Spectre Accuracy)	spectre deck.scs -outdir result	Spectre网表（.scs）或SPICE网表（.sp，需转换）、工艺模型文件（.scs/.lib）	波形数据（PSF/PSFXL格式）、测量结果（.measure/CSV）、日志文件；部分联合仿真流程下可输出FSDB格式波形	模拟/混合信号仿真	Synopsys PrimeSim HSPICE
Spectre APS	spectre +aps deck.scs -outdir result	大规模Spectre/SPICE网表、工艺模型库	波形数据（PSF/PSFXL格式）、仿真摘要报告	模拟/混合信号仿真	定位与Synopsys FineSim/PrimeSim XA相近（非同一技术路线）
Spectre X / Spectre XPS	spectre +mt=64 -outdir result deck.scs （Spectre X单机多核）；spectre_xps -cluster cluster.cfg deck.scs （Spectre XPS多节点分布式/云端部署）	超大规模Spectre网表（千万级器件规模）、工艺模型库、（XPS）多节点/云端集群资源配置	波形数据（PSF/PSFXL格式）、并行仿真性能/收敛报告	模拟/混合信号仿真	对应大规模并行/云端分布式仿真档位
AMS Designer	ams -e top -64BIT +modelsim_opts （在AMS环境内启动，调度Xcelium数字内核与Spectre模拟引擎）	Verilog/VHDL/SystemVerilog数字代码、模拟电路网表（Spectre/SPICE）、连接定义（Wreal/Connect Module）	混合信号联合仿真波形（PSF/.shm）、联合仿真日志	模拟/混合信号仿真	Synopsys VCS MX
Xcelium	xrun -sv top.v -access +rwc （基础）；xrun -mce -sv top.v （Xcelium Parallel多核并行模式）	Verilog/SystemVerilog/UVM源码（.v/.sv）	可执行仿真镜像、波形（.shm/.fsdb兼容）、日志、覆盖率数据库（.ucd）	数字仿真/调试/硬件加速	Synopsys VCS
Indago Debug System	indago -waves dump.shm 或 indago -dba simv.dba	波形数据库（.shm）、设计源码（.v/.sv）、覆盖率数据（.ucd）	图形化调试界面、根因分析报告、覆盖率分析报告	数字仿真/调试/硬件加速	Synopsys Verdi
vManager	vmanager -gui 或 vmgr submit -f regress.list	回归测试列表、仿真脚本配置、覆盖率目标定义	回归执行报告、覆盖率汇总数据库、验证进度仪表盘	数字仿真/调试/硬件加速	Synopsys VC Execution Manager
VIP Catalog (Verification IP)	在Xcelium/UVM环境中以include方式调用，如：+incdir+$VIP_HOME/AMBA/AXI4	协议配置文件、UVM环境实例化代码	协议级事务（Transaction）日志、协议合规性检查报告	数字仿真/调试/硬件加速	Synopsys VIP
Palladium	palladium_compile -f project.cfg （通过Palladium专用硬件平台运行）	综合后门级网表、硬件仿真单元映射配置	硬件加速仿真运行结果、波形/事务级调试数据（配合Indago）	数字仿真/调试/硬件加速	Synopsys ZeBu
Protium	protium_compile -f project.cfg （配合多FPGA分割与综合工具使用）	RTL/门级网表（面向FPGA综合）、多FPGA分割配置	FPGA比特流、原型验证运行环境（接近真实速度运行）	数字仿真/调试/硬件加速	Synopsys HAPS
Genus Synthesis Solution	genus -f script.tcl 或 genus -gui	RTL（Verilog/VHDL）、标准单元库（.lib/Liberty）、设计约束（SDC）	门级网表（Verilog netlist）、综合后约束（SDC）、面积/时序/功耗报告	逻辑综合/布局布线	Synopsys Design Compiler
Innovus Implementation System	innovus -f script.tcl 或 innovus -gui	门级网表、物理库（LEF/Liberty）、SDC约束	GDSII/OASIS版图、SPEF寄生文件、签核级时序/功耗/IR Drop报告	逻辑综合/布局布线	Synopsys IC Compiler II / Fusion Compiler
Joules RTL Power Solution	joules -f script.tcl	RTL源码、活动率估算（可基于仿真或Vectorless）	RTL级功耗分析报告、低功耗结构优化建议	逻辑综合/布局布线	—
Cerebrus Intelligent Chip Explorer	cerebrus -f setup.tcl （集成于Genus/Innovus运行环境内调度）	综合/布局布线脚本与参数空间定义、PPA优化目标	自动探索后的最优参数配置方案、PPA对比报告、自动化流程运行记录	逻辑综合/布局布线	Synopsys DSO.ai
Tempus Timing Signoff Solution	tempus -f sta.tcl （启用SI分析：tempus -f sta_si.tcl）（分布式模式：tempus -distributed -f sta.tcl）	门级网表（Verilog）、单元库（Liberty）、SDC约束、SPEF寄生文件	时序违例报告、时序签核数据库、串扰/噪声分析报告（SI模式）、ECO修复网表	时序/功耗签核	Synopsys PrimeTime家族
Voltus IC Power Integrity Solution	voltus -f power.tcl	门级网表、单元库、活动率文件（SAIF/VCD/FSDB）、SPEF、电源网络（Power Grid）定义	动态/静态功耗报告、Dynamic IR/Static IR分析报告、EM违例报告、电源网络（Power Grid）压降分布图、功耗热点分布图	时序/功耗签核	Synopsys PrimePower/PrimeTime PX
Liberate Trio (Characterization Suite)	liberate -gui 或 lc -f characterize.tcl	单元SPICE/Spectre网表、工艺模型、表征条件配置（电压/温度/负载）	时序/功耗/噪声模型（Liberty .lib文本格式）	时序/功耗签核	Synopsys SiliconSmart
Pegasus Verification System	pegasus -drc -i runset.drc / pegasus -lvs -i runset.lvs / pegasus -drc -mt 32 -i runset.drc （Multi Thread并行模式）	GDSII/OASIS版图、设计规则文件（Runset）、参考网表（用于LVS）	DRC违例数据库、LVS比对报告、DFM/Pattern Matching/Coloring/Fill分析报告	物理验证/寄生提取	Synopsys IC Validator
PVS (Physical Verification System)	pvs -drc -i runset.pvl	GDSII/OASIS版图、设计规则文件	DRC/LVS违例报告	物理验证/寄生提取	已被Pegasus取代
Quantus QRC / Quantus Field Solver	quantus -cmd extract.cmd （多Corner：quantus -cmd extract.cmd -corner_list corners.txt）（场求解模式：quantus -fieldsolver -i layout.gds）	GDSII/OASIS版图、LVS网表、工艺寄生模型、电迁移规则文件、多RC Corner定义、（场求解模式）局部版图结构	寄生网络文件（SPEF/DSPF，可按Corner分别输出）、耦合电容报告、电迁移（EM）违例报告、（场求解模式）高精度局部寄生提取结果	物理验证/寄生提取	Synopsys StarRC / QuickCap
Assura	assura -? -DRC runset.rul	GDSII版图、设计规则文件	DRC/LVS违例报告、寄生提取结果	物理验证/寄生提取	已被Pegasus/Quantus取代
Conformal Equivalence Checker	conformal -f verify.tcl 或 lec -gui	参考设计（RTL）、实现设计（门级网表）	等价性验证报告（Verified/Not Verified、不一致点列表）	形式验证/静态分析	Synopsys Formality
JasperGold Formal Verification Platform	jaspergold -f analysis.tcl	RTL/网表、属性（Assertion/SVA）描述、连接性规约	形式化验证报告（属性证明结果、连接性验证结果、覆盖率分析等）	形式验证/静态分析	Synopsys VC Formal
Conformal Low Power (CLP)	clp -f upf_verify.tcl	UPF/CPF低功耗描述文件、RTL/门级网表	低功耗结构验证报告（电源域、隔离单元、电平转换器等违例）	形式验证/静态分析	Synopsys MVTools / VC LP
Conformal CDC / Genus Lint	conformal -CDC -f check.tcl	RTL源码、时钟域与复位域定义、检查规则集	CDC/RDC/Lint结构性检查报告	形式验证/静态分析	Synopsys SpyGlass / VC Static
Modus DFT Software Solution	modus -f insert_scan.tcl	门级网表、DFT约束（扫描链/BIST配置）、故障模型定义	插入扫描链/BIST后的网表、测试向量（STIL/WGL）、故障覆盖率与诊断报告	可测性设计/测试	Synopsys TestMAX
Clarity 3D Solver	clarity3d -i model.cmod	封装/PCB/IC互连/连接器/天线等三维结构模型	S参数、寄生电感/电容提取结果、三维电磁场分布数据	电磁/热/封装信号完整性	—
Sigrity 套件（PowerSI / OptimizePI / SystemSI / XtractIM / PowerDC）	powersi -i model.spd / optimizepi -i model.opi / systemsi -i channel.ssi / xtractim -i model.xim / powerdc -i model.pdc	封装/PCB互连结构、电源网络拓扑、高速通道（Channel）拓扑、IBIS-AMI/SPICE模型	S参数（PowerSI）、电源完整性优化报告（OptimizePI）、高速链路眼图/抖动分析（SystemSI）、互连寄生提取结果（XtractIM）、直流压降/电流密度分析（PowerDC）	电磁/热/封装信号完整性	—
Celsius Thermal Solver	celsius -i thermal_model.cel	芯片功耗分布（来自Voltus）、封装/系统热边界条件	温度分布图、热点分析报告	电磁/热/封装信号完整性	—
Virtuoso PDK Kit / OpenPDK	在Virtuoso环境内通过PDK管理工具加载与维护	工艺设计规则、器件模型、PCell定义	可分发的PDK数据包	IP/库表征/支撑工具	—
Cadence Cloud Passport	cdns_cloud_passport -f deploy.cfg	云端资源配置、许可证配置文件	已部署的云端EDA运行环境	IP/库表征/支撑工具	—

十三、总结

综上所述，Cadence的EDA工具体系同样形成了覆盖芯片全生命周期的完整闭环：在前端，Genus与Innovus分别负责逻辑综合与数字后端实现；在仿真验证侧，Xcelium/Indago构成数字验证主力，Spectre家族（Accuracy/APS/X）构成模拟与FastSPICE仿真矩阵，Conformal/JasperGold提供形式化与静态验证能力；在物理实现与签核侧，Innovus、Pegasus、Quantus、Tempus、Voltus共同构成布局布线—物理验证—寄生提取—时序功耗签核的完整链条；在可测性与制造侧，Modus家族保障芯片量产良率；在硬件加速验证侧，Palladium与Protium分别提供仿真与原型验证能力；在先进封装侧，Integrity 3D-IC面向Chiplet时代提供系统级设计能力，并与Clarity 3D Solver、Celsius等电磁/热仿真工具协同；Cerebrus则代表了AI技术对芯片设计流程效率提升的探索方向，对标Synopsys DSO.ai。

整体而言，Cadence与Synopsys两大EDA厂商的产品体系在设计理念与流程覆盖上高度相似，均遵循"前端设计—逻辑综合—物理实现—验证签核—测试制造—先进封装"的芯片研发主流程，多数环节存在直接对标关系（如Genus对Design Compiler、Innovus对IC Compiler II、Tempus对PrimeTime、Pegasus对IC Validator等），但在具体实现技术、工具生态集成方式及部分细分领域（如Cadence在硬件仿真Palladium、模拟设计Virtuoso及封装信号完整性Sigrity/Clarity领域具有较强传统优势）上各有侧重。对于设计团队而言，理解两大厂商工具体系的对应关系及各自优势领域，是合理规划EDA工具链选型、降低跨厂商协作成本的重要前提。